[发明专利]一种静电保护电路以及集成电路芯片

说明书

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种静电保护电路，还涉及一种集成电路芯片。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，金属氧化物半导体(MOS，metal oxide semiconductor)场效应晶体管工艺特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，晶体管对于高电压和大电流的承受能力不断降低，因此，在芯片的制造、封装、测试和使用过程中无处不在的静电放电(ESD，Electrostatic Discharge)更容易导致集成电路中金属氧化物半导体(MOS，Metal Oxide Semiconductor)器件的栅氧化层击穿，集成电路失效，从而降低产品的可靠性。

由于静电一般来自外界，例如人体、机器，为了避免静电放电对MOS器件的损坏，在集成电路芯片中需要设置静电保护电路。背景技术中，如图1所示，焊盘端100通常连接于内部电路120中MOS器件的栅极上，内部电路120还与芯片的内部供电端V_dd以及接地端V_SS连接，现有技术中的静电保护电路通常设置于焊盘端100和接地端V_SS之间，以保证当EDS脉冲信号输入至焊盘端100时，形成的ESD电流从焊盘端100安全地释放到接地端V_SS。具体的，静电保护电路包括并联的第一支路和第二支路，第一支路包含有输出端与接地端V_SS连接，输入端与焊盘端100连接的二极管A，第二支路包含有输入端与接地端V_SS连接，输出端与焊盘端100连接的二极管B，当正的EDS脉冲信号从焊盘端100输入时，EDS电流从第一支路的焊盘端10传输至接地端V_SS，流入地下，当负的EDS脉冲信号从焊盘端10输入时，由于接地端V_SS的电压大于焊盘端100的电压，EDS电流从接地端V_SS流回焊盘端100。然而，上述方案没有保护焊盘端100到内部供电端V_dd的静电放电路径，局部保护使得对内部电路120的保护并不完善，仍然有EDS脉冲对内部电路120中MOS器件的栅极氧化薄膜造成破坏具有较大的风险。

因此，如何设计静电保护电路，能够全面保护内部电路中栅氧化层不受静电放电损坏是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例希望提供一种静电保护电路，以及一种集成电路芯片，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供一种静电保护电路，应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及所述接地端连接，包括：

第一保护电路，所述第一保护电路的第一信号输入端连接予所述焊盘端所述内部电路接，所述第一保护电路的第一信号输出端连接予所述内部供电端连接。

优选的，在上述静电保护电路中，还包括：

第二保护电路，所述第二保护电路的第二信号输入端连接予所述焊盘端以及所述内部电路，所述第二保护电路的第二信号输出端连接予所述接地端。

优选的，在上述静电保护电路中，所述第一保护电路包括串联的多级第一保护模块，各级所述第一保护模块包括反向并接的两个第一支路，各所述第一支路包括一个或更多个第一晶体管。

优选的，在上述静电保护电路中，所述第第二保护电路包括串联的多级第二保护模块，各级所述第二保护模块包括反向并接的两个支路，各所述第二支路包括一个或更多个第二晶体管。

优选的，在上述静电保护电路中，当所述内部供电端的供电范围为0～1.2V时，所述第一保护电路中包括串联的两级所述第一保护模块。

优选的，在上述静电保护电路中，当所述内部供电端的供电范围为1.2～2V时，所述第一保护电路中包括串联的三级所述第一保护模块。

优选的，在上述静电保护电路中，当所述内部供电端的供电范围为2～8V时，所述第一保护电路中包括串联的四级所述第一保护模块。