[发明专利]具有阵列宽度可分段之旋转器之神经网络单元

权利要求书

1.一种神经网络单元处理器，包含：

一第一存储器，装载多个由N个权重字构成之列，其中N至少是512；

一第二存储器，装载多个由N个数据字构成之列；

一个由N个处理单元构成之阵列，该N个处理单元系赋予0至N-1之索引，索引J之处理单元包含：

一寄存器；

一累加器，具有一输出；

一算术单元，具有第一输入、第二输入与第三输入，并执行一运算以产生一结果储存于该累加器，该第一输入接收该累加器之该输出，该第二输入接收该第一存储器输出之一相对应权重字，该第三输入接收该寄存器输出之一相对应数据字；以及

一多路复用逻辑电路，接收该第二存储器输出之一相对应数据字，接收处理单元J-1之该寄存器输出之一数据字，并输出一选定数据字至该寄存器，其中，对于处理单元0而言，处理单元J-1是处理单元N-1；

其中，处理单元0之该多路复用逻辑电路并接收处理单元(N/2)-1之该寄存器输出之该数据字；以及

其中，处理单元N/2之该多路复用逻辑电路并接收处理单元N-1之该寄存器输出之该数据字。

2.如权利要求1所述的神经网络单元处理器，其中，在一第一模式，处理单元0之该多路复用逻辑电路选择处理单元(N/2)-1之该寄存器输出之该数据字，处理单元N/2之该多路复用逻辑电路选择处理单元N-1之该寄存器输出之该数据字，并且，剩下的处理单元之该多路复用逻辑电路选择处理单元J-1之该寄存器输出之该数据字。

3.如权利要求2所述的神经网络单元处理器，其中，在该第一模式，该多路复用逻辑电路择一地选择该第二存储器输出之该相对应数据字提供至该寄存器。

4.如权利要求2所述的神经网络单元处理器，其中，在一第二模式，该N个处理单元之该多路复用逻辑电路选择处理单元J-1之该寄存器输出之该数据字。

5.如权利要求4所述的神经网络单元处理器，其中，在该第二模式，该多路复用逻辑电路择一地选择该第二存储器输出之该相对应数据字提供至该寄存器。

6.如权利要求4所述的神经网络单元处理器，其中，在该第一模式，处理单元0至(N/2)-1之该多路复用逻辑电路与该寄存器集体作为一个N/2个字之第一旋转器进行运作，并且，处理单元N/2至N-1之该多路复用逻辑电路与该寄存器集体作为一个N/2个字之第二旋转器进行运作；其中，在该第二模式，处理单元0至N-1之该多路复用逻辑电路与该寄存器集体作为一个N个字之旋转器进行运作。

7.如权利要求2所述的神经网络单元处理器，

其中，处理单元0之该多路复用逻辑电路并接收处理单元(N/4)-1之该寄存器输出之该数据字；

其中，处理单元N/4之该多路复用逻辑电路并接收处理单元(N/2)-1之该寄存器输出之该数据字；

其中，处理单元N/2之该多路复用逻辑电路并接收处理单元(3N/4)-1之该寄存器输出之该数据字；

其中，处理单元3N/4之该多路复用逻辑电路并接收处理单元N-1之该寄存器输出之该数据字；以及

其中，在一第二模式，处理单元0之该多路复用逻辑电路选择处理单元(N/4)-1之该寄存器输出之该数据字，处理单元N/4之该多路复用逻辑电路选择处理单元(N/2)-1之该寄存器输出之该数据字，处理单元N/2之该多路复用逻辑电路选择处理单元(3N/4)-1之该寄存器输出之该数据字，处理单元3N/4之该多路复用逻辑电路选择处理单元N-1之该寄存器输出之该数据字，并且，剩下的处理单元之该多路复用逻辑电路选择处理单元J-1之该寄存器输出之该数据字。