[发明专利]非易失性存储器件及其操作方法

说明书

非易失性存储器件包括：存储单元阵列，包括第一平面至第四平面；页缓冲电路，包括分别与第一平面至第四平面连接的第一页缓冲单元至第四页缓冲单元；输入/输出电路，包括与第一页缓冲单元至第四页缓冲单元连接的第一输入/输出单元和与第二页缓冲单元和第四页缓冲单元连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元从第一页缓冲单元至第四页缓冲单元中的一个输出第一数据，并且在第二读取模式下通过第一输入/输出单元从第一页缓冲单元和第三页缓冲单元中的一个输出第二数据，通过第二输入/输出单元从第二页缓冲单元和第四页缓冲单元中的一个输出第三数据。

对相关申请的交叉引用

本申请根据要求于2016年10月28日向韩国知识产权局提交的第10-2016-0142045号韩国专利申请的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开的发明构思的示例性实施例涉及半导体存储设备，更具体地，涉及包括多个输入/输出单元的非易失性存储器件及其操作方法。

背景技术

半导体存储设备可以被分类为易失性半导体存储器件或非易失性半导体存储器件。

易失性半导体存储器件具有快速的读写速度，但是在没有电力的情况下丢失存储的数据。非易失性半导体存储器件即使未被供电也保持存储的数据。非易失性半导体存储器件的示例包括掩模只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。

发明内容

根据本发明构思的示例性实施例，一种非易失性存储器件包括：存储单元阵列，其包括第一平面、第二平面、第三平面和第四平面；页缓冲电路，其包括第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元，其中，第一平面、第二平面、第三平面和第四平面分别连接到第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元；输入/输出电路，其包括与第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元连接的第一输入/输出单元和与第二页缓冲单元和第四页缓冲单元连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元输出来自第一页缓冲单元、第二页缓冲单元、第三页缓冲单元和第四页缓冲单元中的一个的第一数据；以及在第二读取模式下通过第一输入/输出单元输出来自第一页缓冲单元和第三页缓冲单元中的一个的第二数据，并且通过第二输入/输出单元输出来自第二页缓冲单元和第四页缓冲单元中的一个的第三数据。

根据本发明构思的示例性实施例，一种包括第一平面、第二平面、第三平面和第四平面的非易失性存储器件的操作方法，所述方法包括：接收第一数据；将第一数据划分为第一部分数据和第二部分数据，以及将第一部分数据存储在第一平面中并且将第二部分数据存储在第二平面中；接收第二数据；将第二数据划分为第三部分数据和第四部分数据，以及将第三部分数据存储在第三平面中并且将第四部分数据存储在第四平面中；在第一读取模式下通过第一输入/输出单元输出第一部分数据、第二部分数据、第三部分数据和第四部分数据中的一个；以及在第二读取模式下通过第一输入/输出单元和第二输入/输出单元输出第一部分数据、第二部分数据、第三部分数据和第四部分数据中的两个。

根据本发明构思的示例性实施例，一种非易失性存储器件包括：存储单元阵列，其包括多个平面；页缓冲电路，其包括多个页缓冲单元，其中，每个页缓冲单元连接到平面中的不同平面；输入/输出电路，其包括与页缓冲单元中的每个连接的第一输入/输出单元和仅与页缓冲单元中的一些连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元输出来自页缓冲单元中的一个的第一数据，以及在第二读取模式下通过第一输入/输出单元输出来自页缓冲单元中的第一页缓冲单元的第二数据并且通过第二输入/输出单元输出来自页缓冲单元中的第二页缓冲单元的第三数据。

附图说明

图1是示出根据本发明构思的示例性实施例的非易失性存储器件的框图。