[发明专利]一种本振放大电路设计方法

说明书

本发明公开了一种本振放大电路设计方法，涉及集成电路设计领域。该方法针对某个有风险的技术问题，设计出了多个版本的电路，保证每个版本的的区别只是顶层连线的区别，并择优选择较好的电路版本。本发明可以保证流片的可靠性和正确性，提高成品率和最终芯片的数量，降低单个芯片的成本，是对现有技术的一种重要改进。

技术领域

本发明涉及在射频收发集成电路设计中，为了防止本地振荡放大电路的出现IQ失配和本振泄露等现象，在物理版图设计时，对多版本芯片进行布局的领域，尤其是指一种同时进行多版本流片的本振放大电路设计方法。

背景技术

在射频收发电路中，本地振荡电路用于提供高频周期型信号，它由锁相环振荡电路和本振放大电路两部分组成。本振放大电路为IQ正交（即本振信号的I路和Q路彼此正交）的4路信号，连接到混频器的输入端。由于射频电路工作频率在GHz以上，容易受到寄生电阻电容的影响，发生本振到射频通路的泄露。而且，本振信号为4路正交的信号，由于版图布局时的不对称性，可能会引起IQ的失配。因此，本振放大电路的设计重点不仅是电路结构的仿真，还有物理版图布局的合理性。

集成电路设计中主流的流片方式分为MPW（Multi Project Wafer，多项目晶圆）和工程批两种。MPW方式是代工厂将多个客户的数据组合成一个大的图形后，进行流片。MPW在芯片数量和时间上受到限制，不适合批量生产。第二种流片方式是工程批，这种方式面对的是单个客户，流片速度快，芯片数量多，适合进行批量生产，但是流片成本高，同时风险较大。为了能在激烈的市场竞争环境下，迅速抢占市场，同时为了保证一次流片的成功率，越来越多的集成电路设计公司选择采用多个版本进行工程批的流片方式，但是该方式还是存在流片时间较长的问题。

发明内容

有鉴于此，本发明提出一种本振放大电路设计方法，该方法同时保证了较短的流片时间和较多的芯片数量，流片成功率大大提高。

为了实现上述目的，本发明采用的技术方案是：

一种本振放大电路设计方法，其包括以下步骤：

（1）设计除顶层外的其他层物理布局；

（2）设计多种顶层物理布局，每种顶层物理布局与所述其他层物理布局均构成完整的本振放大电路，每种本振放大电路分别具有不同的偏置类型和放大级数；

（3）将每种本振放大电路同时流片，并对每种本振放大电路分别测试，从中选择在IQ匹配和本振泄露方面性能较好的本振放大电路版本。

可选的，上述步骤（2）中的本振放大电路分为电流偏置和电压偏置两种偏置类型，其中，电压偏置电路是在电流偏置电路的基础上，将尾电流源的镜像电流在顶层金属处断开，并将栅极电压用顶层金属连接到外部电压。

可选的，上述步骤（2）中的本振放大电路分为四级和五级两种放大级数，其中，四级放大电路是在五级放大电路的基础上，将第四级的输入、输出断开，用顶层金属将原来的第三级和第五级连接起来。

本发明的有益效果在于：

本发明针对本振放大电路性能受电路结构和物理布局影响大的问题，采用多版本流片的方式，从而能够从中选择更好的电路结构和物理布局设置。在本发明的布局方式下，流片时间相比于单个版本的流片方式，时间只延长了一周，而芯片的数量并没有减少，流片成功率大大提高。此外，相比于背景技术中提到的多个版本工程批的流片方式，流片时间减少，且最终芯片个数增加。最终的本振放大电路在IQ匹配和本振泄露方面性能较好，是对现有技术的一种重要改进。

附图说明

图1为偏置修改的原理图；

图2为电流偏置时的物理布局图；

图3为电压偏置时的物理布局图；

图4为5级放大器级联的通路示意图；