[发明专利]一种基于使能时钟树的时钟产生系统

说明书

技术领域

本发明属于服务器CPLD/FPGA降低功耗设计领域，具体涉及一种基于使能时钟树的时钟产生系统。

背景技术

在服务器设计中，通过CPLD/FPGA实现系统上下电控制、通信控制、指示灯亮灭控制等，CPLD/FPGA性能设计主要体现在三方面：速度、面积及功耗。随着设计性能的提高，降低CPLD/FPGA功耗越来越重要，门控时钟或者使能时钟是降低功耗的一种有效设计方式。

在大多设计中，通常会直接通过时钟模块实现目标时钟或脉冲，根据需要直接使用目标时钟或脉冲，这种设计比较易于实现与便于应用，但是时钟模块一直生成目标时钟或脉冲就意味着CPLD/FPGA内部的硬件资源要不断地翻转时钟，增加了内部功耗，同时也造成外部MOS不停翻转电平造成的功耗增加。门控时钟是指将时钟信号与门控信号进行逻辑运算以此得到目标时钟或脉冲的驱动逻辑运算。门控时钟可以通过关闭芯片上暂时用不到的功能和它的时钟，从而实现降低功耗的目的。门控时钟通过在电路中增加额外的逻辑单元、优化时钟树结构来降低功耗，但由于引进了组合逻辑运算会增加时钟偏移，使门控时钟有毛刺，降低了时钟信号质量，同时由于增加了时序分析困难性，因此，门控时钟主要用在ASIC领域。为克服门控时钟在CPLD/FPGA应用领域带来的时钟信号质量问题，使能时钟是一种有效途径。

发明内容

本发明的目的在于，针对上述为在CPLD/FPGA设计中，降低由于时钟不断翻转造成的功耗增加，同时为提高时钟质量，降低由于始终偏移造成的时钟信号质量降低等缺陷，提供设计一种基于可编程逻辑器件的时钟产生系统，以解决上述技术问题。

为了达到上述目的，本发明的技术方案是:

一种基于使能时钟树的时钟产生系统，包括时钟树组件和时钟源，所述时钟树组件包括若干时钟树模块；

时钟源，用于产生基准时钟信号；

时钟源与每个时钟树模块连接；

每个时钟树模块连接有一个时钟控制装置；

时钟控制装置，用于产生使能信号和产生时钟的计数信号；

每个时钟树模块采用独立的使能信号和独立的计数器进行控制。

进一步的，每个时钟单元包括互相连接的寄存器和时钟分频器；基准时钟信号连接到每个寄存器的输入端，使能信号连接到寄存器的使能端。

进一步的，时钟控制装置包括使能信号产生器和计数器；

使能信号产生器，用于产生使能信号；

计数器，用于对使能信号的高低电平进行计数。

进一步的，使能信号产生器包括采集模块、生成模块和输出模块；

采集模块，用于采集时钟源产生的基准时钟信号的频率，以及目标输出时钟信号的频率；

生成模块，用于根据采集模块采集到的基准时钟信号的频率，以及目标输出时钟信号的频率产生使能信号；

输出模块，用于将生成模块产生的使能信号输出到与使能信号产生器连接的寄存器的使能端。

进一步的，所述使能信号的下降沿分别与所述基准时钟信号的上升沿和所述目标输出时钟信号的上升沿对齐。

进一步的，生成模块包括生成单元和D触发器；

生成单元，用于根据采集模块采集的目标输出时钟信号的频率和基准时钟信号的频率，产生一次时钟使能信号；

D触发器，用于将一次时钟使能信号与时钟源的一个时钟周期同步，输出使能信号。

进一步的，所述的一次时钟使能信号的高电平持续时间为基准时钟信号的一个时钟周期并且一次时钟使能信号的下降沿比所述一次时钟使能信号的下降沿对应的目标输出时钟信号的上升沿提前基准时钟信号的一个时钟周期。

进一步的，所述基准时钟信号为所述D触发器的参考时钟，所述一次时钟使能信号为所述D触发器D端的输入信号，所述D触发器Q端的输出信号为使能信号。

进一步的，该系统还包括存储模块和比较模块；

存储模块，用于存储采集模块采集到的基准时钟信号的频率以及目标输出时钟信号的频率；

比较模块，用于将本次存储模块接收到的基准时钟信号的频率以及目标输出时钟信号的频率分别与前一时刻的基准时钟信号的频率以及目标输出时钟信号的频率进行比较发现基准时钟信号的频率以及目标输出时钟信号的频率是否有变化；

所述生成模块，还用于根据采集模块采集的变化后的基准时钟信号的频率以及目标输出时钟信号的频率，调整对应的使能信号。