[发明专利]像素电路的驱动模组、方法和显示装置有效

专利信息
申请号: 201711083776.4 申请日: 2017-11-07
公开(公告)号: CN107610647B 公开(公告)日: 2020-04-10
发明(设计)人: 丁小梁;董学;王海生;刘英明;李昌峰;刘伟 申请(专利权)人: 京东方科技集团股份有限公司
主分类号: G09G3/3208 分类号: G09G3/3208
代理公司: 北京银龙知识产权代理有限公司 11243 代理人: 许静;刘伟
地址: 100015 *** 国省代码: 北京;11
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摘要:
搜索关键词: 像素 电路 驱动 模组 方法 显示装置
【说明书】:

技术领域

发明涉及,尤其涉及一种像素电路的驱动模组、方法和显示装置。

背景技术

现有的基于OLED(有机发光二极管)显示的像素补偿单元包括:光感模块,用于将所述像素单元发出的光信号转换为相应的电信号;读取控制模块,用于在相应行读取控制线上的读取控制信号的控制下控制在读取时间段将所述电信号传送至相应列读取线;以及,数据电压补偿模块,用于根据所述电信号对相应列数据线上的数据电压进行补偿。然而现有的像素补偿单元不能避免栅线与数据线时序对光电模块的影响,并且不能动态调节积分时间,使得补偿结果不准确。

如图1A所示,现有的像素补偿单元包括读取控制晶体管MS、光敏二极管DS,MS的栅极与相应的读取控制线Sense连接,MS的源极与读取线RL连接,光敏二极管的阳极与低电平输入端VSS连接,光敏二极管的阴极与MS的漏极连接。

发明内容

本发明的主要目的在于提供一种像素电路的驱动模组、方法和显示装置,解决现有技术中不能避免栅线与数据线时序对光电模块的影响的问题。

为了达到上述目的,本发明提供了一种像素电路的驱动模组,所述像素电路包括多行栅线、多行读取控制线和多行多列像素单元电路;所述像素单元电路包括像素补偿单元;所述像素补偿单元与相应行读取控制线连接;所述驱动模组包括与所述多行栅线连接的栅极驱动电路;所述驱动模组还包括:

信号生成单元,与所述栅极驱动电路和所述像素补偿单元连接,用于生成读取控制信号和栅极驱动控制信号,将所述读取控制信号传送至相应行读取控制线,将所述栅极驱动控制信号传送至所述栅极驱动电路;

所述栅极驱动电路用于根据所述栅极驱动控制信号生成多个栅极驱动信号,以控制在所述读取时间段所述多行栅线都关闭。

实施时,所述像素补偿单元包括:光感模块,用于将所述像素单元发出的光信号转换为相应的电信号;所述信号生成单元具体用于根据所述电信号生成所述读取控制信号。

实施时,所述像素补偿单元包括读取控制模块;所述像素电路包括多列读取线;该读取控制模块与相应列读取线连接;所述电信号为电荷信号,所述信号生成单元具体用于根据所述电荷信号指示的电荷量来确定相应的积分时间,并根据该积分时间生成相应的读取控制信号;

所述积分时间为所述读取控制信号控制读取控制模块开始将所述电信号传送至相应列读取线的第一时刻与第二时刻之间间隔的时间;

所述第二时刻为在所述读取时间段结束后所述读取控制信号相邻下一次控制所述读取控制模块开始将所述电信号传送至相应列读取线的时刻。

本发明还提供了一种像素电路的驱动方法,采用上述的像素电路的驱动模组以驱动像素电路,所述像素电路的驱动方法包括:

信号生成单元生成读取控制信号和栅极驱动控制信号,将所述读取控制信号传送至相应行读取控制线,将所述栅极驱动控制信号传送至栅极驱动电路;

栅极驱动电路根据所述栅极驱动控制信号生成多个栅极驱动信号,以控制在读取时间段多行栅线都关闭。

实施时,所述信号生成单元生成读取控制信号步骤具体包括:所述信号生成单元根据所述电信号生成所述读取控制信号;所述电信号为像素补偿单元包括的光感模块对像素单元发出的光信号进行转换得到的电信号。

实施时,像素补偿单元包括读取控制模块;所述像素电路包括多列读取线;该读取控制模块与相应列读取线连接;所述电信号为电荷信号,所述信号生成单元根据所述电信号生成所述读取控制信号步骤具体包括:所述信号生成单元根据所述电荷信号指示的电荷量来确定相应的积分时间,并根据该积分时间生成相应的读取控制信号;

所述积分时间为所述读取控制信号控制所述读取控制模块开始将所述电信号传送至相应列读取线的第一时刻与第二时刻之间间隔的时间;

所述第二时刻为在所述读取时间段结束后所述读取控制信号相邻下一次控制所述读取控制模块开始将所述电信号传送至相应列读取线的时刻。

实施时,第一电荷信号指示的第一电荷量大于第二电荷信号指示的第二电荷量,所述信号生成单元根据所述第一电荷量确定的第一积分时间小于所述信号生成单元根据所述第二电荷量确定的第二积分时间。

实施时,所述像素补偿单元包括光感模块;像素补偿单元包括读取控制模块;所述像素电路包括多列读取线;该读取控制模块与相应列读取线连接;在一驱动周期内,在第n行栅线打开的时间段和第n+1行栅线打开的时间段之间设置有第n读取时间段;在相邻的两驱动周期内设置有第N读取时间段;N为所述像素电路包括的栅线的行数;N为正整数;

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