[发明专利]基于FPGA的图像上叠加艺术字体的装置及方法

权利要求书

1.一种基于FPGA的图像上叠加艺术字体的装置包括艺术字转图像模块(1)、coe生成模块(3)、块RAM存储模块A(4)、计数器及控制模块(5)、块RAM存储模块B(6)、时钟模块(7)、叠加器(8)、并/串转换模块(9)和HDMI显示器(10)，其特征是：

所述的艺术字转图像模块(1)，使用艺术字在线生成器，在输入字符、字体、大小、字色、背景颜色信息后，生成相应的图像；

待显示图像(2)的格式为JPEG，图像像素尺寸的大小根据所使用的FPGA芯片的存储空间合理调整，使得艺术字转图像模块(1)和待显示的图像(2)中存储的所有像素的24位RGB值所占用的存储空间不超过FPGA的块RAM存储空间；

所述的coe生成模块(3)，由MATLAB软件将艺术字转图像模块(1)和待显示图像(2)中的两幅图像分别读取出每个像素的24位RGB值并生成coe文件；

所述的块RAM存储模块A(4)存储艺术字转图像模块(1)中的图像对应的每个像素的24位RGB值；

所述的计数器及控制模块(5)，包含有行计数器和场计数器两计数器，两计数器对时钟模块(7)中生成的像素时钟循环计数，根据HDMI时序规范生成相应的时序信号；

所述的块RAM存储模块B(6)存储待显示图像(2)中的图像对应的每个像素的24位RGB值；

所述的时钟模块(7)由系统时钟生成像素时钟和串行时钟，其中像素时钟为块RAM存储模块A(4)、计数器及控制模块(5)、块RAM存储模块B(6)提供时钟频率，串行时钟为并/串转换模块(9)提供时钟频率，串行时钟为并/串转换模块(9)提供串行编码时的串行时钟；

所述的叠加器(8)，判断当前的显示坐标是否为块RAM存储模块A(4)和块RAM存储模块B(6)显示图像的叠加区域，若是显示图像的叠加区域，则判断当前坐标对应的块RAM存储模块A(4)中的数据为背景颜色的数据还是艺术字的颜色数据，若为背景颜色的数据，则叠加器(8)输出的数据为块RAM存储模块B(6)中相应的颜色数据，若不是背景颜色的数据，则叠加器(8)输出的数据为块RAM存储模块A(4)中相应的颜色数据；若当前显示坐标不在显示两帧图像的叠加区域而在块RAM存储模块B(6)中显示图像的区域，则叠加器(8)输出的数据为块RAM存储模块B(6)中相应的颜色数据；

所述的并/串转换模块(9)将叠加器(8)输出的并行RGB数据转化为符合HDMI时序规范的串行数据；

所述的HDMI显示器(10)是具有HDMI接口的液晶显示器，将并/串转换模块(9)中输出的数据显示为相应的图像。

2.根据权利要求1所述的基于FPGA的图像上叠加艺术字体的装置，其特征是：艺术字转图像模块(1)生成的图像格式为JPEG，大小不能超过所述的待显示图像的大小，背景颜色设置为艺术字所使用的颜色之外任意一种颜色。

3.根据权利要求1或2所述的基于FPGA的图像上叠加艺术字体的装置，其特征是：由行计数器和场计数器的计数值计算出当前时刻的显示坐标，根据坐标值计算出该像素在块RAM存储模块A(4)或块RAM存储模块B(6)中对应的地址。

4.一种基于FPGA的图像上叠加艺术字体的方法，其特征是：

第一步：将所需叠加在图像上的艺术字输入到艺术字在线生成器中，设置好字体、大小、字色、背景颜色后，将艺术字生成相应的图像；

第二步：使用MATLAB软件分别读取第一步中生成的图像和待显示图像(2)中每个像素的RGB信息并分别生成coe文件；

第三步：在Vivado软件中建立两个块RAM，并将第二步中生成的coe文件分别导入到两个块RAM中，编写好相关的程序，将程序下载到FPGA中；

第四步：FPGA开始运行，计数器及控制模块(5)中包含有行计数器和场计数器对时钟模块(7)中提供的像素时钟周期性地计数，计数器的计数周期由HDMI时序规范确定，若当前时刻计数器的计数值所对应的坐标正处于显示器上的可见区域时，由计数器的计数值结合HDMI的时序规范图计算出当前时刻的显示坐标；若坐标在图像显示区域或艺术字叠加区域时，由坐标计算出该像素在块RAM存储模块A(4)和块RAM存储模块B(6)中的地址，将地址信息输入给块RAM存储模块A(4)和块RAM存储模块B(6)中能读取出该像素对应的RGB值，并进入第五步；若坐标不在图像显示区域时，叠加器(8)直接输出黑色所对应的RGB值，直接进入第六步；

第五步：根据坐标值判断当前坐标是否在艺术字叠加区域；

若判断为“是”，则根据步骤一中记录的背景颜色的RGB值判断当前坐标在步骤一中生成的图像中的颜色是否为背景颜色，若判断为“是”，则根据第四步中计算出的地址读取块RAM存储模块B(6)中的数据并输出给并/串转换模块(9)，若判断为“否”，则根据第四步中计算出的地址读取块RAM存储模块A(4)中的数据并输出给并/串转换模块(9)；

若判断为“否”，则根据第四步中计算出的地址读取块RAM存储模块B(6)中的数据并输出给并/串转换模块(9)；

第六步：将第五步输出的RGB并行数据转换为符合HDMI时序规范的串行数据并输出给HDMI显示器(10)。