[发明专利]半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，在第一金属硬掩膜层上方形成具有第一开口的第二金属硬掩膜层，所述第二金属硬掩膜层的主要成分为金属氧化物，能够改善光刻胶层的第一开口图案直接向第一金属硬掩膜层转移时的形貌偏差、开口坍塌以及开口中有大量聚合物残留等问题，且以具有第一开口的第二金属硬掩膜层为掩膜来刻蚀下方相应叠层形成目标开口时，第二金属硬掩膜层既能够改善形成的目标开口的侧壁形貌，又易于去除以减小目标开口中的刻蚀残留物的产生；进一步利用自组装工艺在第二金属硬掩膜层上方的图案化光刻层中形成二嵌段共聚物层，利用嵌段共聚物层中互不相溶的第一嵌段和第二嵌段来缩小光掩模图案的线宽。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

集成电路的制造过程会涉及到光刻、刻蚀以及薄膜沉积等工艺。通过光刻和刻蚀工艺可在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构，例如栅极线、位线、存储单元以及金属互连结构等。目前，在目标刻蚀层中形成不同图形特征尺寸(Critical dimension，CD)的开口时，通常会先在目标刻蚀层上形成金属或金属化合物作为金属硬掩膜层(Metal Hard Mask，MHM)，来获得更小临界尺寸的全部或者部分开口图形，例如采用氮化钛(TiN)金属硬掩膜(metal hard mask，MHM)工艺，以利用TiN与低介电常数材料层(LK)和光刻胶层(PR)之间的高刻蚀选择性，通过部分刻蚀通孔(partial via etch)的方法来形成铜互连制程中的双大马士革结构。

但是，随着集成电路制造向28nm及以下发展，图案的特征尺寸(CD)以及图案之间的间距(pitch)不断缩小，光刻特征尺寸已经接近曝光机台的极限分辨率，上述的开口的形成方法存在一些非常严峻的问题，例如开口侧壁的轮廓控制不易且有凹洞或条纹(striation)现象以及较窄的工艺窗(Process Window)等，影响工艺的可靠性与成品率，无法满足更小的图形特征尺寸的半导体器件的制造。

发明内容

本发明的目的在于一种半导体器件的制造方法，能够形成具有良好侧壁形貌的开口。

为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上形成第一金属硬掩膜层；

在所述第一金属硬掩膜层的上方覆盖第二金属硬掩膜层，所述第二金属硬掩膜层的主要成分包括至少一种金属氧化物；

刻蚀所述第二金属硬掩膜层至一定深度，以形成第一开口；

以所述第二金属硬掩膜层为掩膜，在所述第一开口中继续刻蚀第一开口底部，直至开口深度达到要求深度，以形成目标开口。

可选的，所述第一金属硬掩膜层的材质包括金属和金属氮化物中的至少一种。

可选的，所述第二金属硬掩膜层中的金属氧化物包括氧化钛、氧化钽、氧化钨、氧化钴、氧化铬、氧化矾、氧化镉、氧化铪、氧化铟、氧化铁、氧化铝、氧化锆、氧化锌及氧化镍中的至少一种。

可选的，所述第二金属硬掩膜层通过旋涂工艺形成，工艺温度为150℃～400℃。

可选的，刻蚀所述第二金属硬掩膜层形成所述第一开口的步骤包括：

在所述第二金属硬掩膜层上形成图案化光刻层，所述图案化光刻层具有与所述第一开口相对应的第二开口，所述第二开口的线宽大于所述第一开口的线宽；

采用定向自组装(DSA)工艺在所述第二开口中填充包含互不相溶的第一嵌段和第二嵌段的二嵌段共聚物层，所述第一嵌段覆盖在所述第二开口的侧壁，所述第二嵌段被嵌在所述第一嵌段中，且所述第二嵌段厚度等于所述第一开口的线宽；

刻蚀去除所述嵌段共聚物层中的第二嵌段；