[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种半导体器件及其制造方法。本发明提供一种能在不使工艺复杂化或增大芯片面积的情况下降低噪声影响的半导体器件。根据本发明的方面的半导体器件包括半导体衬底、漏区、漂移区、基区、源区、栅电极、层间绝缘膜、电耦合至漏区的导电层、布线线路以及电耦合至源区和布线线路的接触插塞。层间绝缘膜具有中间层间绝缘膜。中间层间绝缘膜设置在导电层和接触插塞之间。中间层间绝缘膜是形成导电层的材料的热氧化膜。

相关申请的交叉引用

将2016年11月14日提交的日本专利申请No.2016-221329的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

对于功率半导体器件来说，例如现有技术中公知的是沟槽栅型垂直MOSFET(金属氧化物半导体场效应晶体管)。

当沟槽栅型垂直MOSFET中出现噪声时，噪声穿过漂移区和基区之间形成的pn结的结电容。但是，当噪声的频率低时，结电容的阻抗大。因此，存在噪声难以穿过结电容的问题。

对于解决该问题的半导体器件来说，提出专利文献1(日本未审专利申请公布No.2009-260271)中描述的半导体器件以及专利文献2(美国专利No.5,998,833)中描述的半导体器件。

日本未审专利申请公布No.2009-260271中描述的半导体器件的半导体衬底具有其中形成沟槽栅型垂直MOSFET的沟槽MOS区以及电容形成区。在电容形成区中，半导体衬底具有在漂移区中从第一表面至第二表面形成的沟槽，形成在沟槽的表面上的绝缘膜以及形成在绝缘膜上的导电层。导电层具有源电势。因此，源漏电容形成在导电层和漂移区之间。

美国专利No.5,998,833中描述的半导体器件具有面向夹在源区和漂移区之间的基区的一部分并与该部分基区绝缘的栅电极以及面向半导体衬底中的漂移区并与漂移区绝缘的导电层。栅电极和导电层形成在从半导体衬底的第一表面至第二表面形成的沟槽中。导电层具有源电势。导电层设置为比栅电极更接近第二表面。因此，源漏电容形成在导电层和漂移区之间。

发明内容

根据日本未审专利申请公布No.2009-260271以及美国专利No.5,998,833中描述的半导体器件，附加的电容形成在源和漏之间，因此减小了噪声的影响。但是，在日本未审专利申请公布No.2009-260271中描述的半导体器件中，附加的电容形成在沟槽MOS区外部，因此存在芯片面积增大的问题。

而且，在美国专利No.5,998,833中描述的半导体器件中，需要形成比正常沟槽栅型垂直MOSFET的沟槽更深的沟槽且需要重复沟槽中的绝缘膜的形成和蚀刻多次，因此存在工艺复杂的问题。

本说明书和附图的说明将使其他问题和新颖特征变得显而易见。

根据实施例的半导体器件包括半导体衬底、漏区、漂移区、基区、源区、栅电极、层间绝缘膜、导电层、接触插塞以及布线线路。

半导体衬底具有第一表面和第二表面。第二表面是第一表面的相反表面。漏区设置在半导体衬底中。漏区具有第一导电类型。漂移区在半导体衬底中设置在漏区的面向第一表面侧。漂移区具有第一导电类型。基区在半导体衬底中设置在漂移区的面向第一表面侧。基区具有第二导电类型。第二导电类型是与第一导电类型相反的导电类型。源区设置在基区的面向第一表面侧，使得基区在半导体衬底中夹在源区和漏区之间。源区具有第一导电类型。

栅电极面向基区的夹在源区和漂移区之间的部分，同时与基区的该部分绝缘。层间绝缘膜设置在第一表面上。布线线路设置在层间绝缘膜上。导电层设置在层间绝缘膜中。导电层由当被氧化时变成绝缘体的导体形成。导电层电耦合至漏区。接触插塞设置在层间绝缘膜中且电耦合至源区和布线线路。