[发明专利]一种覆盖纳米柱势垒的GaN晶体管及其制备方法

说明书

本发明公开了一种覆盖纳米柱势垒的GaN晶体管及其制备方法，所述晶体管的势垒层表面分布有Al_xGa_1‑xN合金纳米柱，且纳米柱与势垒层中的螺位错一一对应。本发明通过控制Al_xGa_1‑xN势垒生长过程中的TMGa流量和V/III比例不仅可以避免螺位错终止处V型缺陷形成而且可以在螺位错终止处形成1‑3nm的Al_xGa_1‑xN合金纳米柱。由于合金纳米柱填充了势垒表面螺位错终止处的V型缺陷，增加了螺位错终止处的有效势垒厚度，从而有效抑制栅漏电流和改善晶体管的耐压特性。

技术领域

本发明涉及半导体材料生长和半导体器件制作，特别是涉及一种覆盖纳米柱的GaN基晶体管及其势垒生长方法。

背景技术

氮化镓基高电子迁移率晶体管(HEMT)是由Al_xGa_1-xN和GaN形成异质结，Al_xGa_1-xN/GaN异质结的界面自发极化和压电极化不连续性形成剩余极化电荷从而在界面形成高浓度的二维电子气。高质量的Al_xGa_1-xN势垒层的生长技术是氮化镓基晶体管的关键外延技术之一。GaN基HEMT具有二维电子气(2DEG)浓度高，迁移率高，击穿电场强等优点被广泛用于高频和高压微波器件。

目前高质量大尺寸的GaN衬底获得十分困难而且价格非常昂贵，因此GaN外延材料的生长一般都是通过在碳化硅，蓝宝石以及硅衬底上的异质外延实现。由于晶格失配的存在GaN异质外延材料中存在大量的穿透位错(10⁶-10⁹/cm²)而这些位错缺陷也影响着氮化镓晶体管的电学特性以及器件可靠性。异质外延生长的氮化镓材料中的穿透位错有刃位错，部分位错和螺位错三种，其中螺位错器件电学特性的影响最大。螺位错通常会在势垒表面形成V型缺陷减小势垒有效厚度同时螺位错的中心通常存在大量缺陷空位会在栅电极下形成漏电通道和高压下电击穿通道。

为了减小螺位错缺陷对器件性能影响，一般是通过生长在晶格失配较小的SiC衬底、使用复杂的缓冲层结构以及采用侧向外延生长方法过滤穿透位错减小势垒层的螺位错密度等方法，上述方法成本高、工艺复杂且可控性较差。

发明内容

本发明的目的在于克服现有技术之不足，提供一种通过优化势垒生长条件使势垒覆盖纳米柱的晶体管及其制备方法。

本发明解决其技术问题所采用的技术方案是：

一种覆盖纳米柱势垒的GaN晶体管，所述晶体管由下至上包括衬底、缓冲层、沟道层及覆盖纳米柱的势垒层，势垒层上设置有源极、漏极及栅极，且栅极位于源极和漏极之间；所述沟道层由GaN异质外延生长形成，所述势垒层由Al_xGa_1-xN异质外延生长形成，且势垒层表面分布有Al_xGa_1-xN合金纳米柱，其中0x1；所述纳米柱与势垒层中的螺位错一一对应。

可选的，所述纳米柱的高度为1-3nm。

可选的，所述纳米柱的密度为10⁶个/cm²-10⁹个/cm²。

可选的，所述Al_xGa_1-xN势垒层的Al组分为15％-22％。

可选的，所述源极、漏极及栅极由金属制成且源极和漏极与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触。

一种上述覆盖纳米柱势垒的GaN晶体管的制备方法包括以下步骤：

(1)于一衬底上形成缓冲层；

(2)于所述缓冲层上异质外延生长GaN沟道层；