[发明专利]栅极驱动电路、显示装置及其驱动方法有效
申请号: | 201711137684.X | 申请日: | 2017-11-16 |
公开(公告)号: | CN109801577B | 公开(公告)日: | 2022-07-19 |
发明(设计)人: | 代弘伟;杨富成;王政 | 申请(专利权)人: | 京东方科技集团股份有限公司;成都京东方光电科技有限公司 |
主分类号: | G09G3/20 | 分类号: | G09G3/20 |
代理公司: | 北京天昊联合知识产权代理有限公司 11112 | 代理人: | 姜春咸;冯建基 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 栅极 驱动 电路 显示装置 及其 方法 | ||
1.一种用于显示面板的栅极驱动电路,其特征在于,所述显示面板包括多条栅线,所述栅极驱动电路包括多个移位寄存单元、第一时钟信号线组和第二时钟信号线组,多个所述移位寄存单元被划分为第一移位寄存单元组、第二移位寄存单元组,所述第一移位寄存单元组用于为所述显示面板中奇数行栅线提供扫描信号,所述第二移位寄存单元组用于为所述显示面板中偶数行栅线提供扫描信号,
所述第一时钟信号线组包括n条第一时钟信号线,所述第一移位寄存单元组包括多个第一移位寄存单元子组,每个第一移位寄存单元子组包括n个移位寄存单元,在同一个第一移位寄存单元子组中,n个移位寄存单元分别与n条第一时钟信号线一一对应地连接,且第A级移位寄存单元的信号输出端与第A+n级移位寄存单元的信号输入端电连接,其中,A、A+n均为所述显示面板中的栅线的行号,且A为奇数,A=1,3,…,n大于2;
所述第二时钟信号线组包括n条第二时钟信号线,所述第二移位寄存单元组包括多个第二移位寄存单元子组,每个第二移位寄存单元子组包括n个移位寄存单元,在同一个第二移位寄存单元子组中,n个移位寄存单元分别与n条第二时钟信号线一一对应地连接,且第A+1级移位寄存单元的信号输出端与第A+1+n级移位寄存单元的信号输入端电连接,A+1、A+1+n均为所述显示面板中的栅线的行号;
第A级移位寄存单元的复位信号端与第A+a+n级移位寄存单元的输出端电连接,第A+1级移位寄存单元的复位信号端与第A+a+n+1级移位寄存单元的输出端电连接,其中,a为小于n/2的自然数;
所述第一时钟信号线提供的第一时钟信号的占空比在42%至50%之间,所述第二时钟信号线提供的第二时钟信号的占空比在42%至50%之间;
所述移位寄存单元包括输入模块、上拉模块、下拉模块、下拉控制模块和复位模块;
所述输入模块的控制端与所述移位寄存单元的输入端相连,所述输入模块的输入端与第一电平信号端相连,所述输入模块的输出端与所述上拉模块的控制端相连,所述输入模块的输入端接收到第一电平信号时,将该输入模块的输入端和输出端导通;
所述上拉模块的输入端与相应的第一时钟信号线相连,所述上拉模块的输出端与所述移位寄存单元的输出端相连,所述上拉模块的控制端接收到第一电平信号时,所述上拉模块的输入端与输出端导通;
所述下拉控制模块的第一输入端与第二电平信号端相连,所述下拉控制模块的第二输入端与第三电平信号端相连,所述第二电平信号端提供的第二电平信号的电压绝对值大于所述第一电平信号端提供的第一电平信号的电压绝对值,且所述第二电平信号与所述第一电平信号极性相同,所述第三电平信号端提供的第三电平信号与所述第二电平信号端提供的第二电平信号极性相反,所述下拉控制模块的控制端与所述上拉模块的控制端相连,所述下拉控制模块的第一输出端与所述下拉模块的控制端相连,所述下拉控制模块的第二输出端与上拉模块的控制端相连,当下拉控制模块的控制端接收到第一电平信号时,下拉控制模块的第二输入端与下拉控制模块的第一输出端导通;
所述下拉模块的输入端与第三电平信号端相连,所述下拉模块的输出端与所述移位寄存单元的输出端相连,所述下拉模块的控制端接收到第一电平信号时,下拉模块的输入端和输出端导通;
所述复位模块的控制端与所述移位寄存单元的复位端相连,所述复位模块的输入端与第三电平信号端相连,所述复位模块的输出端与所述上拉模块的控制端相连,所述复位模块的控制端接收到第一电平信号时,所述复位模块的输入端与所述复位模块的输出端导通;
所述下拉控制模块包括多个下拉控制晶体管,该多个下拉控制晶体管第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控制晶体管,
所述第一下拉控制晶体管的栅极和第一极均与所述第二电平信号端相连,所述第一下拉控制晶体管的第二极与第二下拉控制晶体管的栅极相连;
所述第二下拉控制晶体管的第一极与所述第二电平信号端相连,所述第二下拉控制晶体管的第二极与所述下拉控制模块的第一输出端相连;
所述第三下拉控制晶体管的栅极与所述上拉模块的控制端相连,所述第三下拉控制晶体管的第一极与所述第三电平信号端相连,所述第三下拉控制晶体管的第二极与所述下拉控制模块的第一输出端相连;
所述第四下拉控制晶体管的栅极与所述第三下拉控制晶体管的栅极相连,所述第四下拉控制晶体管的第一极与所述第三电平信号端相连,所述第四下拉控制晶体管的第二极与所述第一下拉控制晶体管的第二极相连;
所述第五下拉控制晶体管的栅极与所述下拉控制模块的第一输出端相连,所述第五下拉控制晶体管的第一极与所述第三电平信号端相连,所述第五下拉控制晶体管的第二极与所述下拉控制模块的第二输出端相连;
所述第六下拉控制晶体管的栅极与控制信号端相连,所述第六下拉控制晶体管的第一极与所述第三电平信号端相连,所述第六下拉控制晶体管的第二极与所述移位寄存单元的输出端相连;
所述下拉控制晶体管的栅极接收到第一电平信号时,所述下拉控制晶体管的第一极和第二极导通。
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