[发明专利]一种基于DDR读数据同步方法及系统

权利要求书

1.一种基于DDR读数据同步方法，包括以下步骤：

以二分频输入数据选通信号half_input_dqs_n作为DDR接口数据选通脉冲信号，此为DDR外部输入时钟，

以采样时钟internal_clk作为DDR控制器内部采样时钟，

在DDR接口数据选通脉冲信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口数据选通脉冲数据和DDR控制器内部采样时钟域数据的异步传输，具体包括：

首先，用延迟锁相环DLL测量一个完整的DDR时钟的周期T，把需要的DLL级数N保存到寄存器，设一级DLL的延迟时间为Tdll，则有N＝T/Tdll；

用internal_clk不断采样half_input_dqs_n，然后调节DLL的级数，实现对internal_clk的延迟；

当采样数据从1变成0时，记录时间为t1，记录所用DLL级数为N1，即N1＝t1/Tdll；

设时间t2，定义时间t2和时间t1的关系为：t2＝T-t1；

设t1时间中点为A，t2时间中点为B，最终选取A或者B点作为capture_clk的上升沿点，capture_clk即作为同步时钟的过渡时钟；

capture_clk相对于internal_clk延迟的时间设为Td，将internal_clk延迟时间Td，用DLL相对于的级数来实现internal_clk的延迟，所得到的时钟就是capture_clk，

在得到capture_clk以后，时钟域input_dqs的数据传到时钟域capture_clk，再传到时钟域internal_clk，即实现了DDR读数据的从input_dqs到internal_clk的同步。

2.根据权利要求1所述的一种基于DDR读数据同步方法，其特征在于：所述DDR是指DDR3。

3.根据权利要求1所述的一种基于DDR读数据同步方法，其特征在于：所述选取A或者B点作为capture_clk的上升沿点，依据的选取的原则是：选取的点能提供前后级最大的建立时间和保持时间。

4.根据权利要求1所述的一种基于DDR读数据同步方法，其特征在于：当internal_clk相对于half_input_dqs_n相位相差半个周期内，则选取的点位B点，此时有Td＝(t1+T)/2；

当internal_clk相对于half_input_dqs_n相位相差半个周期以上，则选取的点位A点，此时有Td＝t1/2；

当internal_clk相对于half_input_dqs_n相位相差刚好半个周期，则选取的点位A点，此时有Td＝T/2。

5.一种基于DDR读数据同步系统，包括：

第一寄存器组～第五寄存器组reg1～reg5，

input_dqs为输入数据选通脉冲，为第一寄存器组～第五寄存器组提供选通信号，

input_dq为输入数据，

第一路input_dq经过第一、第二寄存器组后，输入拼接逻辑单元concat，

第二路input_dq经过第一、第二、第三寄存器组后，输入拼接逻辑单元concat，

第三路input_dq经过第四寄存器组后，输入拼接逻辑单元concat，

第四路input_dq经过第四、第五寄存器组后，输入拼接逻辑单元concat，

拼接逻辑单元concat的输出依次连接第六寄存器组reg6、第七寄存器组reg7、第八寄存器组reg8，

half_input_dqs_n接第六寄存器组reg6片选端，第六寄存器组reg6输出为half_input_dqs_n采样数据dq_data，

capture_clk接第七寄存器组reg7片选端，第七寄存器组reg7输出为capture_clk采样数据dq_data_cap，

internal_clk接第八寄存器组reg8片选端，第八寄存器组reg8输出为internal_clk采样数据dq_data_int。