[发明专利]一种采用气隙作为介电层的3D NAND闪存制备方法及闪存

说明书

本发明提供了一种采用气隙作为介电层的3D NAND闪存制备方法及闪存，所述包括：在衬底表面形成有多层交错堆叠的牺牲介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间；所述层间介质层为氮化硅，所述控制栅极层为多晶硅层；刻蚀所述衬底堆叠结构形成沟道孔，并形成侧壁堆叠结构；然后，采用包含红外辐射(IR)的原子级刻蚀技术(ALEt)去除堆叠结构中的氮化硅层；采用聚氧化乙烯(PEOX)沿栅极线槽和堆叠结构上部将存储单元堆叠结构包围封闭，以使得多晶硅之间形成气隙构成的介电层。采用气隙作为介电层，电气性能大幅改善；薄膜堆叠结构的厚度大幅降低，一步刻蚀96层堆叠层数沟道孔结构成为可能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构中薄膜堆叠结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。目前，在3D NAND的发展过程中，随着堆叠层数的增加，对刻蚀、沉积等制备工艺提出了更高的要求。

当前，3D NAND具有两种堆叠结构，分别为氧化物-氮化物堆叠结构和氧化物-多晶硅堆叠结构。这两种堆叠结构均采用氧化物作为介电层分隔存储单元。而氧化物通常采用氧化硅材料，由于介电常数k的限制，氧化硅层的厚度必须足够，否则，电子将隧穿氧化硅层，因此，氧化硅层的厚度成为降低整个薄膜堆叠结构厚度的瓶颈。

此外，“Selective atomic-level etching using two heating procedures,infrared irradiation and ion bombardment,for next-generation semiconductordevice manufacturing”，《Journal of Physics D Applied Physics》,K Shinoda等，2017,50(19):194001，这篇文献中报道了一种氮化物薄膜各项同性原子级刻蚀技术(ALEt)在3D NAND闪存中侧向刻蚀的潜在应用技术，该技术采用两个加热过程，一是离子轰击(例如等离子)，另一个是采用红外辐射，两个过程循环进行，可对3D NAND闪存堆叠结构中的氮化物堆叠结构层从侧向进行刻蚀。

但现有技术中还没有将该技术用于制备3D NAND闪存堆叠结构中以改善上述问题的具体应用方案。

发明内容

本发明的目的在于提供一种采用气隙作为介电层的3D NAND闪存制备方法及闪存，通过采用气隙作为介电层，解决现有技术中的上述问题；使得当3D NAND闪存的堆叠层数超过64层，达到96层或128层时，依然能顺利制备。

为了实现上述目的，本发明采用的技术方案如下：

一种采用气隙作为介电层的3D NAND闪存制备方法，包括以下步骤：

提供衬底；

沉积衬底堆叠结构，具体为，在所述衬底表面形成有多层交错堆叠的牺牲介质层及控制栅极层，所述控制栅极层形成于相邻的层间介质层之间；所述层间介质层为氮化硅，所述控制栅极层为多晶硅层；

刻蚀所述衬底堆叠结构的步骤，具体为，刻蚀所述层间介质层及控制栅极层以形成沟道孔，所述沟道孔通至所述衬底并形成一定深度的第一硅槽；

形成硅外延层的步骤，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层；

形成沟道孔侧壁堆叠结构；

氮化硅层的去除，具体为，采用包含红外辐射(IR)的原子级刻蚀技术(ALEt)去除堆叠结构中的氮化硅层。