[发明专利]半导体元件的精细线图案形成方法

说明书

本发明公开了一种半导体元件的精细线图案形成方法，包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在下硬遮罩层上形成间隔层以覆盖下线性核心结构；在间隔层上形成上硬遮罩层；薄化上硬遮罩层以暴露间隔层的部位；以及移除间隔层经暴露的部位以在下硬遮罩层上形成多个线图案。借此，可有效地形成具有小于微影工艺的最小解析度的狭小间距的精细线图案。

技术领域

本发明是有关于一种半导体元件的精细线图案形成方法。

背景技术

随着半导体元件的整合度的增加，用于形成具有小于微影工艺的最小解析度的间距或直径的精细线图案的各种双重图案化技术(Double Patterning Techniques,DPT)已被发展出。

一般来说，有两种主要的双重图案化技术：LELE(Litho-Etch-Litho-Etch)双重图案化技术和自对准双重图案化(Self-Aligned Double Patterning,SADP)技术。在过程开发和设计流程实施方面，LELE双重图案化技术比SADP技术成熟得多，而SADP技术具有比LELE双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。

发明内容

有鉴于此，本发明的一目的在于提出一种半导体元件的精细线图案形成方法。

为了达到上述目的，依据本发明的一实施方式，一种半导体元件的精细线图案形成方法包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在下硬遮罩层上形成间隔层以覆盖下线性核心结构；在间隔层上形成上硬遮罩层；薄化上硬遮罩层直到间隔层的部位被暴露；以及移除间隔层经暴露的部位以在下硬遮罩层上形成多个线图案。

在一个或多个实施方式中，前述形成下线性核心结构的步骤包含：在下硬遮罩层上形成至少一个缓冲硬遮罩层；在缓冲硬遮罩层上形成多个上线性核心结构；蚀刻缓冲硬遮罩层由上线性核心结构所暴露出的部位，直到下硬遮罩层的部位被暴露出；以及移除上线性核心结构的残留部位，其中缓冲硬遮罩层的残留部位即作为下线性核心结构。

在一个或多个实施方式中，前述形成上线性核心结构的步骤包含：在缓冲硬遮罩层上等距地形成上线性核心结构，其中上线性核心结构的线宽实质上等于上线性核心结构的线节距的一半。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻缓冲硬遮罩层的部位的步骤之前修整上线性核心结构，其中经修整的上线性核心结构的线宽小于线节距的一半。

在一个或多个实施方式中，前述形成间隔层的步骤是形成多个线性岛状物分别覆盖下线性核心结构。前述形成上硬遮罩层的步骤包含：以上硬遮罩层填充形成于线性岛状物中的任意两相邻者之间的间距。

在一个或多个实施方式中，前述形成上硬遮罩层的步骤是通过旋转涂布而执行。

在一个或多个实施方式中，前述薄化上硬遮罩层的步骤是通过回蚀刻工艺而执行。

在一个或多个实施方式中，前述线图案的线宽大于间隔层的厚度。

在一个或多个实施方式中，前述间隔层的厚度大于线图案的线宽的三分之一。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：利用线图案作为遮罩蚀刻下硬遮罩层。

在一个或多个实施方式中，前述蚀刻下硬遮罩层的步骤是执行至目标层的部位被蚀刻。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除下硬遮罩层的残留部位。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除线图案的残留部位。