[发明专利]用于SONOS存储器的复位电路及复位方法

说明书

技术领域

本发明涉及半导体领域，特别是指一种适用于非易失存储器的SONOS存储器的page latch的复位电路，本发明还公开了所述SONOS存储器的复位电路的复位方法。

背景技术

NVM（Non-volatile Memory），非易失存储器，具有非易失、按字节存取、存储密度高、低能耗、读写性能接近DRAM的特点。电子设备能快速地访问该存储器存储空间的内容（大多数情况下此类设备都是以字节方式地访问这些内容，并且掉电后也能保存它们）。它不用定期地刷新存储器内容。这包括所有形式的只读存储器（ROM），像是可编程只读存储器（PROM）、可擦可编程只读存储器（EPROM）、电可擦除只读存储器（EEPROM）和闪存。它也包括电池供电的随机存取储存器（RAM）。

SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化硅-硅，又称硅氧化氮氧化硅 )器件，现有的SONOS器件的存储单元通常由一个SONOS存储晶体管 (简称为存储管)和一个高压选择晶体管（简称为选择管）组成。其中存储管用来存储数据，选择管用来完成数据地址的选择。

NVM SONOS FLASH存储器在高压编程操作前，会对page latch （页锁）进行复位，原理如图1所示：

b为输入信号，b为高，reset为低时，N1管打开，B点电位为0，A点锁存住数据1。

Reset信号为高时，N2管打开，同时b信号置低，将A电位复位为0。

Reset进行复位时，会将约1024个page latch同时复位，此时的瞬态电流会很大，对电路造成了冲击。

发明内容

本发明所要解决的技术问题在于提供一种适用于SONOS存储器的复位电路，能够降低page latch复位瞬间的功耗。

为解决上述问题，本发明所述的SONOS存储器的复位电路，每一page latch电路对应一复位电路，每一复位电路控制其对应的page latch电路进行复位，形成一个子单元，所述SONOS存储器的复位电路即由多个子单元形成阵列。

所述每个复位电路，增加一个电容来控制复位时间，同时将多个复位电路以及page latch电路进行分组，每组的多个复位电路的电容编号从C1～Cn，n为非零的自然数，且为每组的复位电路单元个数。

进一步地，所述电容为普通电容，或者是用MOS管代替。

进一步地，对SONOS电路的分组，是将1024个page latch电路进行每8个分为一组，每组的复位电路中，电容从C1～C8。

利用上述SONOS存储器的复位电路进行复位的复位方法，是在复位电路复位时，将所述多个复位电路进行分组，分组进行复位。

进一步地，所述每个分组内的复位电路是按照从C1至Cn的时序依次进行复位。

进一步地，通过调整及匹配每组电容不同的电容值，形成不同的充放电时间来自主形成复位的时序。

本发明在复位电路中增加电容，并将复位电路与page latch电路进行分组，每组内的复位由电容控制复位时序，能保证每组的复位时间不同，有效降低复位时的瞬态电流。

附图说明

图1 是现有SONOS复位电路及page latch的结构图。

图2 是本发明SONOS复位电路及page latch的结构示意图。

图3 是本发明SONOS复位电路的一实施例。

具体实施方式

本发明所述的对SONOS存储器page latch电路进行复位的复位电路，如图2所示，每一page latch电路对应一复位电路，每一复位电路控制其对应的page latch电路进行复位，形成一个子单元，所述SONOS电路即由多个子单元形成阵列。

所述每个复位电路，增加一个电容来控制复位时间，同时将多个复位电路以及page latch电路进行分组，每组的多个复位电路的电容编号从C1～Cn，n为非零的自然数，且为每组的复位电路单元个数。所述电容为普通电容，或者是用MOS管代替。

比如，本发明实施例对SONOS电路的分组，以1024个page latch电路单元为例，是将1024个page latch电路进行每8个分为一组，分为128组，每组的复位电路中，电容从C1～C8。