[发明专利]控制3D NAND闪存结构中沟道关键尺寸的方法

说明书

本发明提供了一种3D NAND闪存结构的沟道刻蚀过程中控制3D NAND闪存结构的沟道关键尺寸的方法，通过在沟道刻蚀工艺前增加湿法清洗的工艺步骤，能够有效清除衬底背面形成的有害的氧化物绝缘材料；由于衬底背面形成的有害的绝缘材料被去除，从而有利于衬底一侧的电极集聚更多的负电荷，进而增强等离子源正负电极之间正、负电荷的吸引力，从而保证等离子源的垂直下行，以使得等离子刻蚀尽量各向异性的垂直于衬底表面向下刻蚀，避免其他方向的无益、甚至是有害刻蚀；基于等离子刻蚀各向异性刻蚀的强化，更便于控制沟道的关键尺寸(CD)，从而有效保证了沟道关键尺寸的精度，进而提高了3D NAND闪存的整体性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构制备工艺，特别是一种3D NAND闪存结构的沟道刻蚀过程中控制关键尺寸(Critical Dimension)的方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串联排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO 型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO型闪存器件具有很薄的单元，并且便于制造。

SONO型闪存器件需要进行沟道(Channel Hole，简称CH)刻蚀，例如，在包含顶层选择栅切线(Top Select Gtate Cut)成形步骤的3D NAND闪存制备工艺中，沟道刻蚀通常按如下工艺进行：

S1：参见图1a，在衬底1表面沉积由层间介质层2-1和牺牲介质层2-2所组成的衬底堆叠结构(O/N Stacks)2；

S2：为形成顶层选择栅切线(Top Select Gate Cut)进行光刻(Photo Etch，简称PH)，参见图1b，具体为，首先在衬底堆叠结构(O/N Stacks)2的表面上形成顶层选择栅切线光刻层3；然后在需要形成选择栅切线(Top Select Gate Cut) 的位置实施光刻；

S3：为形成顶层选择栅切线(Top Select Gate Cut)进行刻蚀，参见图1c，具体为，采用常规刻蚀工艺在前述光刻位置形成顶层选择栅切线(Top Select Gate Cut)的沟槽4，并去除所述顶层选择栅切线光刻层以露出衬底堆叠结构(O/N Stacks)2的表面；

S4：对顶层选择栅切线(Top Select Gate Cut)沟槽进行填充，参见图1d，具体为，在所述沟槽4中采用原子层沉积工艺(ALD)沉积填充顶层选择栅切线氧化物材料5；

S5：沉积沟道刻蚀用硬掩模层(Hard Mask，简称HM)6，参见图1e，具体为依次沉积氧化物/氮化物/氧化物；

S6：为形成沟道(CH)进行光刻，参见图1f，具体为，首先在硬掩模层(HM) 6的表面上形成沟道光刻层7；然后在需要形成沟道的位置实施光刻；

S7：为形成沟道进行刻蚀，参见图1g，具体为，采用常规刻蚀工艺在前述光刻位置形成沟道8，并去除所述沟道光刻层7以露出衬底堆叠结构(O/N Stacks)2的表面。