[发明专利]一种提高器件均匀性的方法

说明书

技术领域

本发明涉及CMOS半导体器件工艺的技术领域，尤其涉及半导体大规模生产过程中提高CMOS器件均匀性的技术领域。

背景技术

随着半导体制造技术的不断发展，特征尺寸越来越小，工艺难度也会越来越大。对于典型的半导体CMOS器件而言，对其特性造成影响的因素也越来越多。比如，关键尺寸控制、离子注入精度、热退火方式等各种工艺问题都会对CMOS器件的典型特性参数如开启电压、饱和电流和漏电等产生明显的影响。这些影响因素造成了晶圆之间CMOS等器件特性的差异，而当这种差异超过一定的程度时就会对产品良率稳定性造成明显的负面影响。

第二侧墙(Spacer2)在CMOS半导体制造工艺中，有保护多晶硅栅(Poly)，定义源漏(S/D)离子注入区域以及防止自对准多晶硅化物(Salicide)造成桥接(Bridge)的功能。在55nm Logic CMOS工艺中，Spacer2通常是由两层薄膜(SiO2+Si3N4)堆栈经由干法无掩膜版刻蚀后形成(如图1)。第一层薄膜采用化学气相沉积工艺生长一层厚度约为40～60A左右的SiO2薄膜；第二层薄膜采用炉管工艺(LPCVD)生长一层厚度为350～400A左右的Si3N4薄膜。

炉管工艺(LPCVD)可以获得具有良好台阶覆盖能力和高度均匀性的Si3N4薄膜，且具有很高的产量。但由于炉管本身工艺的特点：1)炉管工艺淀积的Si3N4薄膜不仅在晶圆正面的CMOS器件区域生长，晶圆背面同样会生长；2)在同批次炉管工艺晶圆上淀积的Si3N4薄膜厚度分布离散程度较高(厚度波动>6埃)。实际研究表明，晶圆背面的氮化硅会严重影响源漏注入后离子激活的尖峰退火(Spike Anneal)对晶圆的工艺补偿温度。晶背氮化硅薄膜越厚，尖峰退火温度越低，器件速度也就越慢。这种因晶背氮化物薄膜厚度的不一致性引起的尖峰退火温度变动，进一步导致晶圆之间器件特性的波动逐渐成为了影响晶圆间器件特性不一致性的重要原因。

发明内容

针对上述不足，本发明的目的是提供一种提高器件均匀性的方法，提高CMOS器件的均匀性，进而提高芯片的良率稳定性，

为了达到上述目的，本发明采用以下技术方案：

一种提高器件均匀性的方法，其中，包括：

步骤一、通过化学气相沉积工艺在晶圆正面生长一层氧化物遮挡层；

步骤二、采用湿法刻蚀去除所述晶圆的背面残留的氮化物薄层；

步骤三、采用湿法刻蚀去除所述晶圆的正面的所述氧化物遮挡层。

上述一种提高器件均匀性的方法，其中，所述步骤一的所述氧化物遮挡层具有阶梯覆盖能力。

上述一种提高器件均匀性的方法，其中，所述氧化物遮挡层为二氧化硅。

上述一种提高器件均匀性的方法，其中，所述氮化物薄层为四氮化三硅。

用以上技术方案，能够达到如下有益效果：

本发明通过去除晶圆背面的残留氮化物，为后续尖峰退火工艺提供均匀的衬底，可以有效的减小因为晶圆背面氮化硅薄膜厚度对尖峰退火工艺温度的影响带来的晶圆之间器件特性的大幅波动。通过这种方法，可以明显提高大规模量产中产品器件均匀性和良率的稳定性。

附图说明

图1是本发明的一种提高器件均匀性的方法的未进行步骤一前的未生长氧化物遮挡层的晶圆的示意图。

图2是本发明的一种提高器件均匀性的方法的经过步骤一后的生长氧化物遮挡层的晶圆的示意图。

图3是本发明的一种提高器件均匀性的方法的经过步骤二后的去除氮化物薄层的晶圆的示意图。

图4是本发明的一种提高器件均匀性的方法的经过步骤三后的去除氧化物遮挡层的晶圆的示意图。

附图中：1、晶圆；2、氧化物遮挡层；3、氮化物薄层。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

图1是本发明的一种提高器件均匀性的方法的未进行步骤一前的未生长氧化物遮挡层的晶圆的示意图；图2是本发明的一种提高器件均匀性的方法的经过步骤一后的生长氧化物遮挡层的晶圆的示意图；图3是本发明的一种提高器件均匀性的方法的经过步骤二后的去除氮化物薄层的晶圆的示意图；图4是本发明的一种提高器件均匀性的方法的经过步骤三后的去除氧化物遮挡层的晶圆的示意图。