[发明专利]浅沟槽隔离结构及其制作方法

说明书

技术领域

本发明属于半导体器件设计及制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。

背景技术

目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(Shallow Trench Isolation，STI)来制作。

现有技术中制造STI结构的工艺步骤一般包括：

1)在半导体衬底101上依次形成硬掩模和光刻胶；

2)以高选择比刻蚀将图罩图形转移到硬掩模图形，再转印至半导体衬底101上，在半导体衬底101上形成沟槽；

3)在沟槽的侧壁及底部形成SiO₂氧化物层102；

4)于氧化物层102上形成SiN内衬层103；

5)在沟槽中填充介电材料104，以形成浅沟槽隔离结构，如图1所示。

然而，如图1所示，PMOS晶体管通常包括如图1所示的P型源/漏区105，栅氧层106及栅极107，相邻的两个PMOS晶体管由浅沟槽隔离结构隔离，高度集成的半导体MOS晶体管的热载流子(e-)通常具有高能量，他们很容易跳到栅氧层106以及藉由穿过SiO₂氧化物层102进入浅沟槽隔离结构。穿透到浅沟槽隔离结构中的载流子很容易陷于SiN内衬层103和SiO₂氧化物层102之间的界面，从而导致相邻的PMOS晶体管之间产生漏电流108(leakage)，老化后会异常增加维持电流。

基于以上所述，提供一种耐老化且降低漏电流产生的浅沟槽隔离结构及其制作方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中浅沟槽隔离结构容易发生老化漏电的问题。

为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：1)提供一硅衬底，于所述硅衬底中形成第一沟槽及第二沟槽，所述第一沟槽用以隔离PMOS晶体管，所述第二沟槽用以隔离NMOS晶体管，所述第一沟槽的宽度大于所述第二沟槽的宽度；2)于所述第一沟槽的侧壁及底部及第二沟槽的侧壁及底部形成热氧化层；3)于所述第一沟槽的热氧化层的表面形成内衬层，同时于所述第二沟槽内填充与所述内衬层材料相同的填充层；4)采用干法刻蚀去除位于所述第一沟槽底部的内衬层，以显露所述第一沟槽底部的热氧化层；以及5)于所述第一沟槽中沉积介质层，并进行平坦化处理以形成浅沟槽隔离结构。

优选地，步骤3)中，采用原子层沉积(ALD)工艺于所述第一沟槽的热氧化层的表面形成内衬层，所述内衬层的电阻率在2×10¹¹欧姆米(Ωm)～1×10²⁵欧姆米(Ωm)之间。

进一步地，所述内衬层的材料包含SiN及SiON所组成群组中的一种。

优选地，形成于所述第一沟槽中的内衬层的厚度小于形成于所述第一沟槽中的所述热氧化层的厚度。

优选地，步骤3)中，形成于所述第一沟槽中的内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间。

优选地，步骤2)中，采用热氧化工艺于所述第一沟槽及第二沟槽的侧壁及底部形成所述热氧化层，所述热氧化层的厚度范围在5纳米(nm)～20纳米(nm)之间。

优选地，所述第一沟槽及所述第二沟槽的任一深度范围在400纳米(nm)～600纳米(nm)之间，所述第一沟槽及所述第二沟槽的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。

优选地，步骤5)中，采用化学气相沉积法沉积所述介质层，并进行致密化处理以增强所述介质层的机械强度，所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述第一沟槽的底部并减轻电耦合。

优选地，步骤5)中，所述介质层的材质包含与所述热氧化层相同材质的二氧化硅，以降低所述介质层与所述热氧化层之间的界面效应。

优选地，步骤4)中，采用干法刻蚀去除所述第一沟槽底部的所述内衬层的同时，在所述第二沟槽内所述填充层的顶部被刻蚀呈U形凹槽，并且步骤5)于所述第一沟槽中沉积所述介质层的同时，于所述U形凹槽中也填充所述介质层。