[发明专利]半导体装置结构的形成方法

说明书

根据一些实施例，提供半导体装置结构的形成方法。上述方法包含在掩模层上图案化多个芯棒。上述方法亦包含在掩模层和芯棒的上表面上形成蚀刻涂布层。上述方法还包含沉积介电层于掩模层和芯棒上，其中介电层的沿着芯棒的侧壁的第一厚度大于介电层的沿着蚀刻涂布层的第二厚度。此外，上述方法包含移除介电层的水平部分。上述方法亦包含利用介电层留下的垂直部分来作为蚀刻掩模，以图案化掩模层。

技术领域

本发明一些实施例有关于半导体装置结构及其形成方法，特别是有关于形成具有蚀刻涂布层的半导体装置结构的形成方法。

背景技术

由于各种电子部件(例如晶体管、二极管、电阻、电容等)的整合密度持续改善，半导体工业历经快速的成长。整合密度的改善大部分来自于最小部件尺寸的持续微缩，使得单位面积内能整合更多的元件。然而，较小尺寸的部件可能导致相邻的元件之间产生短路。随着微小化、高速及较大频宽的需求日益增加，降低短路的机率是必须的。

发明内容

根据一些实施例，提供半导体装置结构的形成方法。上述方法包含在掩模层上图案化多个芯棒。上述方法亦包含在掩模层和芯棒的上表面形成蚀刻涂布层。上述方法还包含沉积介电层于掩模层和芯棒上，其中介电层的沿着芯棒的侧壁的第一厚度大于介电层的沿着蚀刻涂布层的第二厚度。此外，上述方法包含移除介电层的水平部分。上述方法亦包含利用留下的介电层的垂直部分来作为蚀刻掩模，以图案化掩模层。

附图说明

本揭露的各种方式最好的理解方式为阅读以下说明书的详细说明并配合所附附图。应该注意的是，本揭露的各种不同特征部件并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚叙述，各种不同特征部件的尺寸可以任意放大或缩小。

图1是根据一些实施例，鳍式场效晶体管的三维立体图的其中一示例；

图2-21、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、26D、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、34A、34B、35A、35B、36A和36B是根据一些实施例，形成鳍式场效晶体管的中间各阶段的剖面图；

【符号说明】

50～基底

50B～第一区

50C～第二区

52～抗反射涂布层

54～掩模层

56～芯棒层

58～芯棒

60～蚀刻涂布层

62～间隙物层

64～间隙物

68～鳍片

70～绝缘材料

72～隔离区

74～鳍片

76～虚置介电层

78～虚置栅极层

80～抗反射涂布层

82～掩模层

84～芯棒层

86～芯棒

88～蚀刻涂布层

90～间隙物层

92～间隙物

94～虚置栅极

100～栅极密封间隙物