[发明专利]基于热仿真的三维FPGA器件布局优化的方法

说明书

技术领域

本公开涉及一种三维FPGA(Field Programmable Gate Arrays，现场可编程门阵列)器件热仿真领域，尤其涉及一种基于热仿真的三维FPGA器件布局优化的方法。

背景技术

随着CMOS工艺的不断发展，FPGA的集成规模亦同步增长。三维集成技术以现有CMOS工艺为基础，采用TSV工艺，将多层平面器件垂直堆叠起来，能够超越摩尔定律，成为一种最有潜力且现实可行的下一代亿门级规模的FPGA解决方案。TSV工艺的引入，使得信号可以在垂直方向上进行布线，有效地减少了电路的关键路径延时、互连线长度和功耗。尽管拥有以上种种优势，但是随着集成度的不断提高，三维集成的热效应问题日益突出导致芯片温度升高更多，特别是最顶层的芯片。片上温度的不断升高会严重影响芯片的功能和性能，甚至会导致芯片的可靠性问题，因此热分析成为堆叠式三维集成设计中的研究热点。

相对于其它数字集成电路，FPGA器件具有可编程的特点，在器件开始工作之前，用户首先需要通过CAD软件将功能电路的代码转化为FPGA的配置文件，并通过FPGA的配置端口进行配置。完整的FPGA CAD流程主要包括设计输入、逻辑综合、工艺映射、装箱、布局、布线、编程下载等步骤。其中，FPGA布局算法都是优化布局的运行时间。然而，随着工艺节点的缩小和FPGA集成度的提高，FPGA芯片的功耗和功耗密度逐渐升高，导致芯片温度的不断升高，从而降低芯片的性能和可靠性。此外，在FPGA中存在一些没有使用的逻辑块，意味着存在较高的局部功耗密度，使得温度分布变得不均匀，导致过热区域的产生。

热分析是进行热设计的基础，其目的是依据热传递理论，准确计算出器件的结温、壳温，以及芯片内部的温度分布。通过热分析，可以防止元器件出现过热应力失效，保证元器件正常、可靠地工作。传统FPGA热分析中将FPGA中硅裸片作为整体发热单元计算，这样只能得到硅裸片的平均温度值，而无法获得准确的温度分布，也无法对最高温度值做出准确评估。由于FPGA器件具有可编程的特点，不同的用户电路所使用逻辑资源的物理位置是不同的，因此必须进行更为精确的物理建模。

公开内容

(一)要解决的技术问题

本公开提供了一种基于热仿真的三维FPGA器件布局优化的方法，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种基于热仿真的三维FPGA器件布局优化的方法，包括：步骤A，对三维堆叠FPGA芯片中每层FPGA硅裸片进行建模，通过划分岛型结构对硅裸片上的可编程逻辑模块及IP模块进行布局；步骤B，将多层硅裸片采用TSV工艺堆叠起来，实现FPGA内部架构；步骤C，采用倒扣焊封装互连方式构建FPGA芯片的外围封装结构；步骤D，在构建好的封装的FPGA热仿真等效模型下方设置恒温板，作为热仿真的边界条件，确定三维堆叠FPGA芯片和外围封装结构的各部分材料，并计算每层硅裸片上各模块的发热量；步骤E，将边界条件、三维堆叠FPGA芯片和外围封装结构的各部分材料及每层硅裸片上各模块的发热量作为输入，通过热分析对FPGA芯片进行仿真计算，并根据仿真结果调整各模块布局。

在本公开一些实施例中，所述步骤A中，所述IP模块包括：存储器模块、乘法器模块、可编程输入/输出模块。

在本公开一些实施例中，所述步骤A中，所述布局包括：可编程逻辑模块、存储器模块和乘法器模块分布于FPGA硅裸片中间，实现用户电路的逻辑功能；输入/输出模块分布在芯片的四周，提供内部逻辑与外部引出线之间的可编程接口。

在本公开一些实施例中，所述步骤B中，建立三维堆叠FPGA芯片的等效模型包括：多层硅裸片，每层硅裸片的尺寸相同；TSV，所述TSV均匀分布在每层硅裸片中，各层硅裸片之间通过TSV互连，且在各层硅裸片的垂直方向上是对齐的；微凸块设置在相邻两层硅裸片之间，以及最下层硅裸片下方；无源硅中介层设置在最下层微凸块的下方，并与倒装焊共晶焊球连接；倒装焊共晶焊球设置在无源硅中介层的下方，并与FPGA芯片的外围封装结构连接。

在本公开一些实施例中，采用具有等效热传导能力的长方体对TSV建模。

在本公开一些实施例中，所述步骤C中，构建FPGA芯片的外围封装结构包括：金属盖板，设置在多层堆叠的FPGA硅裸片的上面,并通过导电胶与硅裸片连接；陶瓷管壳，设置在金属盖板下部，呈“凹”型，并与金属盖板连接形成FPGA封装壳体，并与所述倒装焊共晶焊球连接；焊柱，设置在陶瓷管壳下表面。