[发明专利]锁相环路监视电路

说明书

本揭露实施例涉及锁相环路监视电路。一种经配置以输出时钟信号的时钟分布电路包含：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二电路，其经配置以使用所述参考时钟信号来提供输出信号及指示信号，所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及监视电路，其耦合到所述第一及第二电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者来确定所述第二电路是否正确地运行。

技术领域

本揭露实施例关于锁相环路(“PLL”)电路。

背景技术

锁相环路(“PLL”)电路已广泛地用于模拟电系统及通信系统中。在日益严格的时序约束内操作的现今高性能系统中，PLL电路还已用于数字电子电路及/或混合信号(即，模拟及数字)电路中。举例来说，充当时钟信号分布器的PLL电路通常包含在单芯片系统(SoC)电路内以用于多种应用中，例如，举例来说，汽车应用(例如，汽车安全完整性等级(ASIL)应用)、专用集成电路(ASIC)等。

PLL电路带给时钟分布的一些关键优势是相位/延迟补偿、频率倍增及工作循环校正。PLL电路使得周期性信号或时钟信号能够与参考时钟信号的频率倍数进行相位对准。顾名思义(即，锁相)，PLL电路的输出锁定到传入参考时钟信号上且以等于参考时钟信号的平均频率的频率产生周期性输出信号。当PLL输出信号(即，PLL电路的输出)跟踪参考时钟信号时，使得PLL输出信号的相位与参考时钟信号的相位之间的差随时间保持恒定，所述PLL电路称为“锁定”的。

发明内容

本揭露实施例提供一种经配置以输出时钟信号的时钟分布电路，其包括：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二电路，其经配置以使用所述参考时钟信号来提供输出信号及指示信号，所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及监视电路，其耦合到所述第一及第二电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者来确定所述第二电路是否正确地运行。

本揭露又一实施例提供一种经配置以输出时钟信号的时钟分布电路，其包括：第一锁相环路PLL电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二PLL电路，其经配置以使用所述参考时钟信号来提供PLL输出信号及指示信号，所述指示信号指示所述PLL输出信号是否用所述参考时钟信号而锁定；及PLL监视电路，其耦合到所述第一及第二PLL电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述PLL输出信号及所述指示信号中的至少一者来确定所述第二PLL电路是否正确地运行，且使用所述第一参考信号及所述第二参考信号中的至少一者来确定所述第一PLL电路是否正确地运行。

本揭露另一实施例提供一种方法，其包括：使用参考锁相环路PLL电路来提供第一参考信号及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用参考时钟信号而锁定；使用主要PLL电路来提供指示信号及输出信号，其中所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者而确定主要PLL电路是否正确地运行。

附图说明

当借助附图阅读时，从以下详细说明最佳地理解本揭露的方面。注意，各种特征未必按比例绘制。实际上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。

图1图解说明根据一些实施例的包含PLL监视电路的锁相环路(PLL)架构的示范性框图。

图2A图解说明根据一些实施例的图1的PLL监视电路的最小脉冲违规(MPV)监视器的示范性电路图。