[发明专利]可编程逻辑电路模块级仿真配码自动生成的方法及系统

权利要求书

1.一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：

步骤S1：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；

步骤S2：通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；

步骤S3：通过步骤S2中确定的输入和输出端口，定位确定所需配通的路径，再根据步骤S1中的模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。

2.根据权利要求1所述的方法，所述步骤S1之前还包括：

步骤S0：通过规范的电路原理图设计，提取电路网表，并从电路网表中提取出FPGA的底层电路结构及各层次、各模块之间的信号连接关系和SRAM配置位信息。

3.根据权利要求1所述的方法，所述可编程逻辑电路中包括可编程基本单元及开关盒、连接盒、以及多路选择模块中的至少一个。

4.根据权利要求2所述的方法，所述步骤S0中提取的所述电路网表的格式是与步骤S1中建立的模块级配码模型共同约定好的固定格式。

5.根据权利要求1所述的方法，所述步骤S2中通过将FPGA模块级电路分解成子模块的描述，实现对指定好的输入端口和输出端口的描述，若子模块下面层次仍包含下一级子模块，则按照由高一级向低一级的顺序往下逐级排列，直到基本单元层次，给出表示输入信号以及输出信号的信息。

6.根据权利要求1所述的方法，所述步骤S2包括，在一个配码文件中写入多个设备组，以实现一次配通多条路径，所述配码文件是由SRAM配置位信息数据构成的文件。

7.根据权利要求1所述的方法，步骤S3中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出，所述输出格式表示出SRAM在任意模块逻辑位置以及物理位置的配值。

8.根据权利要求7所述的方法，所述SRAM的配置码流按不同子模块的顺序依次排列给出，各底层模块的顺序设定为和原理图中的逻辑顺序，或者以及在整个可编程逻辑器件中的物理位置。

9.根据权利要求8所述的方法，步骤S3中所述约定好的输出格式为将需要配成高电平或低电平部分的SRAM配置位输出，或将子模块所有SRAM配置位输出。

10.一种可编程逻辑电路模块级仿真验证配码自动生成系统，采用如权利要求1-9中任一项所述的方法，包括：

界面模块，用于给仿真测试用户提供一个友好接口，验证人员通过在界面中选择需要的输入信息文件，在指定目录下生成相应的用来仿真测试的配码文件；

结构体创建模块，用于建立“数据容器”，根据界面模块输出的生成配码指令，按照芯片的结构将每一个模块建立成结构体，并将输入输出端口信息以及SRAM单元的编号信息作为结构体中的参数；

信息写入模块，用于将把配码文件所包含的输入输出信息提取到结构体创建模块相应的数据结构中，界面模块为信息写入模块提供用户输入接口界面；

信息输出模块，负责从结构体创建模块的数据结构中抽取相应信息，按照验证人员需求的格式进行文件形式输出，其中，最终生成用于仿真的包含可编程逻辑配码信息的文件为SRAM配置码流输出。