[发明专利]同步电路

说明书

本申请实施例公开了一种同步电路，所述电路包括延时单元，检测单元和门控时钟单元，所述延时单元，用于接收P路异步信号，输出P路同步信号；所述检测单元，用于检测所述P路异步信号中是否有至少一路异步信号发生跳变，并当所述P路异步信号中至少一路异步信号发生跳变时，向所述门控时钟单元输出门控信号；所述门控时钟单元，用于在接收所述门控信号后，向所述延时单元输出第一时钟脉冲。本方案的同步电路，能够使得同步电路中的寄存器无需不断的执行锁存，进而能够大量降低同步电路的动态功耗。

技术领域

本申请实施例涉及半导体技术领域，尤其涉及一种同步电路。

背景技术

数字信号是使用离散值表示的信号,具体的，数字信号通常使用0和1两个二进制数表示两种状态，并使用有限位的二进制数表示大小。有鉴于抗干扰能力强，易于加密和存储等优点，数字信号被广泛应用于半导体领域。通常，数字信号系统的输入信号可能是同步信号或者异步信号，当数字电路系统是同步信号系统时，若输入信号是异步信号，为了消除异步信号产生的亚稳态，在将异步信号输入同步时钟域之前，通过两个或者两个以上的同步寄存器将异步信号同步化。

参见图1，图1为常用的两级同步电路的电路图，其中，该同步电路包括n组同步打拍电路，每组同步打拍电路包括两级寄存器1，并且，2n个寄存器1的时钟(clock，CLK)统一由时钟发生器(Clock)触发。基于图1所示的电路，异步信号D1，异步信号D2，……异步信号Dn一一输入到n组同步打拍电路中，n组同步打拍电路中每组同步打拍电路的两级寄存器1，对相应异步信号执行两级延时后，输出同步信号。即，n组同步打拍电路一一输出同步信号Q1，同步信号Q2，……，同步信号Qn。n是大于或者等于1的整数。

需要指出的是，寄存器1的工作原理在于，当Clock输出一个时钟脉冲时，寄存器1的CLK受到该时钟脉冲的触发，执行一次跳变，使得该寄存器1采集当前时刻的输入信号，并对所采集的信号执行锁存后输出。当Clock输出下一个时钟脉冲时，该寄存器1的CLK再次受到触发并执行跳变，使得该寄存器1采集当前时刻的输入信号，并同样对所采集的信号锁存并输出，从而按照时钟脉冲对应的时钟周期更新输出的信号。

通常，由于n个异步信号中每个异步信号的跳变均不可预见，导致n个异步信号的跳变无规律可循，因此，为了保证同步信号系统正常工作，通过Clock持续不停的向2n个寄存器的CLK输出时钟脉冲，触发2n个寄存器按照时钟脉冲对应的时钟周期不断执行锁存，从而将会造成动态功耗。

发明内容

本申请实施例提供了一种同步电路，以解决现有同步电路动态功耗大的问题。

本申请实施例提供了一种同步电路，所述电路包括延时单元，检测单元和门控时钟单元，

所述延时单元，用于接收P路异步信号，输出P路同步信号，所述P是大于或者等于1的整数；

所述检测单元，用于检测所述P路异步信号中是否有至少一路异步信号发生跳变，并当所述P路异步信号中至少一路异步信号发生跳变时，向所述门控时钟单元输出门控信号；

所述门控时钟单元，用于在接收所述门控信号后，向所述延时单元输出第一时钟脉冲，所述第一时钟脉冲用于触发所述延时单元对所述P路异步信号执行延时。

由此可见，本申请实施例，通过在同步电路中增设检测单元和门控时钟单元，从而能够通过检测单元检测P路异步信号中是否有异步信号发生跳变，若P路异步信号均未发生跳变，检测单元不向门控时钟单元输出门控信号，使得门控时钟单元不向延时单元输出时钟脉冲，进而，使得延时单元不执行延时。若P路异步信号中任意一路异步信号发生跳变，检测单元向门控时钟单元输出门控信号，触发门控时钟单元向延时单元输出时钟脉冲，进而，触发延时单元301按照时钟脉冲对应的时钟周期执行延时。采用本实现方式，能够检测是否有异步信号发生跳变，并仅在有异步信号发生跳变时，才对异步信号执行延时，从而能够大量降低动态功耗。