[发明专利]一种数据地址自适应转换的SoC接口电路及访问方法

权利要求书

1.一种数据地址自适应转换的SoC接口电路，实现处理器对CAN总线控制器的访问，其特征在于，包括ALE生成模块、direction生成模块、sel生成模块和双向缓冲生成模块；

所述ALE生成模块接收处理器输出的时钟信号、I/O空间片选信号，生成地址锁存允许信号至CAN总线控制器的地址锁存允许端，地址锁存允许信号在I/O空间片选信号下降沿处输出持续半个时钟周期的高电平信号；

direction生成模块接收处理器输出的时钟信号，I/O空间片选信号以及空间读使能信号，生成方向控制信号，方向控制信号在I/O空间片选信号下降沿处变为低电平，在空间读使能信号下降沿到来或I/O空间片选信号上升沿到来时变为高电平；

sel生成模块接收处理器输出的时钟信号和I/O空间片选信号，生成选择信号sel，选择信号sel在I/O空间片选信号下降沿时，产生持续一个时钟周期的低电平的信号，其它时刻为高电平信号；

双向缓冲生成模块接收处理器输出的高8位数据、低8位地址、处理器数据双向控制端信号、选择信号sel和方向控制信号；将处理器高8位数据，低8位地址经选择信号sel选择后形成的数据地址复用信号输入至双向缓冲生成模块的输入端I；方向控制信号与处理器数据双向控制端信号进行逻辑与后，输入至双向缓冲生成模块的使能端OEN；CAN总线控制器的数据地址复用信号接口连接到双向缓冲生成模块的双向端PAD；双向缓冲生成模块的输出端C连接处理器的高8位数据输入端。

2.如权利要求1所述的数据地址自适应转换的SoC接口电路，其特征在于，所述的ALE生成模块包括非门D1、触发器D2、非门D3、与门D4；非门D1接收处理器输出的时钟信号，输出反向后的clkoutn时钟信号，触发器D2接收clkoutn时钟信号作为时钟信号，接收I/O空间片选信号作为输入信号，输出iosn_reg1信号至与门D4的一个输入端；非门D3接收I/O空间片选信号，输出连接至与门D4的另一个输入端；与门D4输出信号ALE至CAN总线控制器的地址锁存允许端。

3.如权利要求1或2所述的数据地址自适应转换的SoC接口电路，其特征在于，direction生成模块包括触发器D11、触发器D12、非门D13、触发器D14、或门D15、与非门D16、与门D17、非门D18、或门D19、或门D110、与非门D111；触发器D11接收处理器输出的时钟信号作为时钟信号，处理器输出的空间读使能信号作为输入信号，输出端连接至或门D15的一个输入端；触发器D12以时钟信号clkout作为时钟信号，与非门D111输出的方向控制信号作为输入信号，输出端连接至与非门D16的一个输入端；非门D13接收处理器输出的I/O空间片选信号，输出端连接至与门D17的一个输入端和或门D110的一个输入端；触发器D14以所述时钟信号clkout作为时钟信号，所述I/O空间片选信号作为输入信号，输出连接至与门D17的另一个输入端和或门D110的另一个输入端；或门D15另一个输入端接收所述空间读使能信号，输出端连接至与非门D16的另一个输入端；与非门D16输出端连接至非门D18的输入端；与门D17输出端连接至或门D19的一个输入端；非门D18输出端连接至或门D19的另一个输入端；或门D19输出端连接至与非门D111的一个输入端；或门D110输出端连接至与非门D111的另一个输入端；与非门D111输出方向控制信号。

4.如权利要求1或2所述的数据地址自适应转换的SoC接口电路，其特征在于，sel生成模块为包括触发器D21、非门D22和与非门D23；触发器D21接收处理器输出的时钟信号作为时钟信号，处理器输出的I/O空间片选信号作为输入信号，输出端连接与非门D23的一个输入端；非门D22接收所述I/O空间片选信号，输出端连接与非门D23的另一个输入端；与非门D23输出选择信号sel。

5.如权利要求1或2所述的数据地址自适应转换的SoC接口电路，其特征在于，双向缓冲生成模块包括缓冲器D31和缓冲器D32；缓冲器D31的使能端为双向缓冲生成模块的使能端OEN，输入端为双向缓冲生成模块的输入端I，输出端为双向缓冲生成模块的双向PAD端；缓冲器D32输入端与缓冲器D31的输出相连，输出端为双向缓冲生成模块的输出端C。

6.一种利用权利要求1或2所述数据地址自适应转换的SoC接口电路对CAN总线控制器访问的方法，其特征在于步骤如下：

(1)接口电路生成地址锁存允许信号，连接至CAN总线控制器的地址锁存允许端；处理器的I/O空间片选端连接至CAN总线控制器的CS#片选端口；处理器的复位端连接至CAN总线控制器的复位端；处理器的通用I/O端口第15位连接至CAN总线控制器的中断端；处理器的写使能接口连接至CAN总线控制器的写使能接口；处理器的读使能接口连接至CAN总线控制器的读使能接口；

(2)接口电路生成处理器的数据地址复用信号，输入至双向缓冲生成模块的输入端I；生成方向控制信号与处理器数据双向控制端信号进行逻辑与后，输入至双向缓冲生成模块的使能端OEN；双向缓冲生成模块将双向PAD端连接至CAN总线控制器的数据地址复用信号接口；双向缓冲生成模块的OEN信号为低电平时，处理器输出的数据或地址信号输出至CAN总线控制器的地址数据复用端；CAN总线控制器输出数据信号至处理器的数据输入端。