[发明专利]屏蔽栅沟槽MOSFET及其制造方法

说明书

本发明公开了一种屏蔽栅沟槽MOSFET，在栅极结构的沟槽的侧面和底部表面形成有底部氧化层，屏蔽多晶硅将沟槽完全填充；在底部氧化层自对准定义下屏蔽多晶硅被自对准回刻到沟槽的底部；自对准回刻后的屏蔽多晶硅表面被氧化形成多晶硅间隔离氧化层；在形成多晶硅间隔离氧化层后底部氧化层被回刻沟槽的底部，回刻后的底部氧化层和多晶硅间隔离氧化层将屏蔽多晶硅包围并在沟槽的顶部形成顶部沟槽；在顶部沟槽的侧面有栅氧化层并填充有多晶硅栅。本发明还公开了一种屏蔽栅沟槽MOSFET的制造方法。本发明能在降低器件的阈值电压的同时降低器件的栅源漏电，能提高多晶硅间隔离氧化层的厚度一致性，使多晶硅间隔离氧化层对应的电容稳定且可控。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅(Shield GateTrench，SGT)沟槽MOSFET；本发明还涉及一种屏蔽栅沟槽MOSFET的制造方法。

背景技术

如图1A至图1P所示，是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；这种方法形成具有上下结构的屏蔽栅沟槽栅结构，通常，屏蔽栅沟槽MOSFET 的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，具有上下结构的屏蔽栅沟槽栅结构中，还需要设置一个栅极引出区，包括栅极引出区的形成步骤如下：

步骤一、如图1A所示，提供一半导体衬底如硅衬底101；在半导体衬底101的表面形成硬质掩模层201，硬质掩模层201能采用氧化层，或采用氧化层加氮化层。

如图1B所示，之后采用光刻工艺对硬质掩模层201进行刻蚀定义出栅极形成区域，之后再以硬质掩模层201为掩模对半导体衬底101进行刻蚀形成沟槽202。图1B 中仅显示了一个原胞的栅极形成区域以及栅极引出区的形成区域，栅极引出区域的沟槽单独用标记202a标出，但是沟槽202和202a实际上是采用相同的工艺同时形成。

步骤二、如图1C所示，去除硬质掩模层201。

如图1D所示，在沟槽202的侧面和底部表面形成底部氧化层102。沟槽202a中同时形成的底部氧化层单独用标记102a标出。

步骤三、如图1E所示，在所述沟槽202中填充源多晶硅103，该源多晶硅103 即为屏蔽多晶硅，源多晶硅103一般和源极相连，用于形成屏蔽栅。沟槽202a中同时形成的源多晶硅单独用标记103a标出。

步骤四、如图1F所示，对源多晶硅103进行回刻，该回刻将沟槽202和202a外的源多晶硅103都去除，沟槽202和202a内的源多晶硅103顶部分别和半导体衬底 101相平。

步骤五、如图1G所示，形成光刻胶层203，光刻胶层203将栅极引出区覆盖，将导通区打开，之后进行多晶硅回刻，将沟槽202内的源多晶硅103回刻到沟槽的底部。由图1G所示可知，回刻后的源多晶硅103的顶部具有尖角，尖角请参考虚线圈204 所示。

如图1H所示，之后进行底部氧化层103的回刻，底部氧化层103被回刻到沟槽 202的底部。实际应用中，底部氧化层103保留的高度由后续需要形成的沟道长度决定。由图1H可以看出，由于沟槽202本身具有倾斜结构，使得源多晶硅103的侧面为倾斜结构，这样在标记205所示的角落处，源多晶硅103的侧面和底部氧化层103 的表面之间的夹角会小于90度。

步骤六、如图1I所示，去除光刻胶层203；之后进行热氧化工艺同时形成栅氧化层104和多晶硅间隔离氧化层104a。这种方法形成的多晶硅间隔离氧化层104a的缺点是，多晶硅间隔离氧化层104a的厚度受到栅氧化层104的厚度的限制，同样栅氧化层104的厚度也会受到多晶硅间隔离氧化层104a的厚度的限制，使得栅氧化层104 无法继续减薄，因为减薄后多晶硅间隔离氧化层104a也会变薄，从而影响源多晶硅 103和后续的多晶硅栅105之间的隔离，容易产生栅源的漏电。