[发明专利]一种多POL并联组合供电系统及供电方法在审

专利信息
申请号: 201711239785.8 申请日: 2017-11-30
公开(公告)号: CN107908269A 公开(公告)日: 2018-04-13
发明(设计)人: 路广;康磊 申请(专利权)人: 郑州云海信息技术有限公司
主分类号: G06F1/26 分类号: G06F1/26
代理公司: 济南舜源专利事务所有限公司37205 代理人: 刘晓政
地址: 450000 河南省郑州市*** 国省代码: 河南;41
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摘要:
搜索关键词: 一种 pol 并联 组合 供电系统 供电 方法
【权利要求书】:

1.一种多POL并联组合供电系统,其特征在于:包括一颗MASTER芯片和若干颗SLAVE芯片,所述MASTER芯片和SLAVE芯片均为POL芯片,MASTER芯片和SLAVE芯片的VIN引脚并联在电压输入端,MASTER芯片和SLAVE芯片的VOUT 引脚并联在电压输出端;

MASTER芯片的SYN引脚与SLAVE芯片的SYN引脚并联,MASTER芯片通过SYN引脚发送同步时钟信号使每颗POL芯片交替打开,将大负载电流分配到多颗POL芯片上;

MASTER芯片和SLAVE芯片的CONF引脚通过外接电阻选择配置参数。

2.根据权利要求1所述的多POL并联组合供电系统,其特征在于:SLAVE芯片的VIN引脚并联在电压输入端,SLAVE芯片的VOUT 引脚并联在电压输出端, SLAVE芯片的CONF引脚通过外接电阻选择配置参数;

SLAVE芯片的SYN引脚并联在MASTER芯片的SYN引脚上,MASTER芯片通过SYN引脚发送同步时钟信号使每颗SLAVE芯片交替打开,将大负载电流分配到多颗SLAVE芯片上。

3.一种采用权利要求2所述系统的多POL并联组合供电方法,其特征在于:SYNC为MASTER芯片的同步时钟信号,Ctrl N为SLAVE N芯片工作信号,N为整数,且N≥1,同步时钟信号和工作信号均为高电平有效,同步信号的延时时间为Td, 工作信号的延时时间为Tb,;当SYNC的上升沿到来后,延时Td;Ctrl1信号输出高脉冲,SLAVE1工作,Ctrl1信号下降沿后,SLAVE1停止输出;Ctrl1信号下降沿后延时Tb,Ctrl2信号输出高脉冲,SLAVE 2工作,Ctrl2信号下降沿后,SLAVE2停止输出;Ctrl2信号下降沿后延时Tb;后续多个SLAVE依次在高脉冲内输出;多个SLAVE芯片在一个工作周期Ta内分时工作,负载电流平均分配到多个SLAVE芯片,当系统出现负载电流增加需求时,MASTER芯片将增加的负载电流平均地分配给多个SLAVE芯片;其中,当MASTER芯片同时与电压输入端和电压输出端连接时,MASTER芯片可以视为一个具备负载电流的功能SLAVE芯片。

4.根据权利要求3所述的多POL并联组合供电方法,其特征在于,包括如下步骤:

步骤1:VIN引脚上电:

步骤2:MASTER芯片和SLAVE芯片进行初始化;

步骤3:MASTER芯片和SLAVE芯片进行上电检测,所述上电检测包括输入信号检测和错误检查;

步骤4:SLAVE芯片依次上电启动;

步骤5:VOUT上电输出;

步骤6:MASTER芯片实时监测各SLAVE芯片状态;

步骤7:判断负载电流是否增加,如果是,则转到步骤8,如果否,转到步骤5;

步骤8:MASTER芯片动态分配电流;

步骤9:SLAVE芯片依次增加输出电流后转到步骤5。

5.根据权利要求1或2所述的多POL并联组合供电系统,其特征在于:SLAVE芯片的IIC引脚并联在MASTER芯片的IIC引脚上,MASTER芯片通过IIC协议,将控制信息分别发送到不同地址的SLAVE芯片;

SLAVE芯片的Isense引脚并联在MASTER芯片的Isense引脚上,SLAVE芯片的Tsense引脚并联在MASTER芯片的Tsense引脚上, MASTER芯片通过Isense引脚、Tsense引脚监测的各个SLAVE芯片的输出电流、工作温度,将增加的负载电流重新分配给SLAVE芯片。

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