[发明专利]一种译码处理的方法及译码处理装置

说明书

本申请公开一种译码处理的方法，该方法应用于译码处理装置，译码处理装置包含N个变量节点及M个校验节点，包括：获取第一LLR序列，第一LLR序列中包含多个第一LLR值，每个第一LLR值与每个变量节点一一对应；根据第一LLR序列确定第二LLR序列，第二LLR序列包含多个第二LLR值，每个第二LLR值与每个校验节点一一对应，每个校验节点与至少一个变量节点具有关联关系；根据第二LLR序列确定M个校验节点所对应的第一互信息量；若第一互信息量大于或等于预设门限，则对第一LLR序列进行译码，以获得译码结果。本申请还公开译码处理装置。本申请在译码时提升LLR序列的准确度，降低译码功耗，提升译码效率。

技术领域

本申请涉及通信领域，尤其涉及一种译码处理的方法及译码处理装置。

背景技术

对于固态硬盘(solid state drives，SSD)控制器而言，错误检查并纠正技术(error correcting code，ECC)是一个重要的保证数据可靠性的模块。业界常用的低密度奇偶校验码(low density parity check code，LDPC)具有软译码能力，且纠错能力强。随着快闪记忆体(Nand flash)工艺的演进，成本慢慢降低，可靠性也随之降低，需要匹配纠错能力强的ECC算法来保证其存储数据的准确性，因此LDPC具有很强的竞争力。对于LDPC码的软译码，其译码能力的强弱取决于输入到译码器的对数似然比(log likelihood ratio，LLR)序列的准确度，LLR序列选择的不佳会造成纠错能力的下降、译码延时的增长和译码功耗的增加。如何得到一组准确度高的LLR序列是一个关键。

目前，一种常见的译码处理方法如图1所示，初始化时配置一张基本LLR表，当从Nand flash中读取数据之后，将其按照指定的规则存放到数据缓存中。多次组合重读的数据可以构成一组多比特的样本(pattern)序列，利用基本LLR表将其映射成LLR序列，传输到译码器进行一次软译码。若译码成功，则上报译码后的数据，若译码失败，则通过调整基本LLR表中的LLR值的大小来重新映射出LLR序列，然后再进行软译码。

然而，每次尝试译码之前都需要等待前一次译码结束，且只有在译码失败的情况下才会进行下一次的译码尝试，导致译码功耗较大，译码效率低下。

发明内容

本申请提供了一种译码处理的方法及译码处理装置，可以在译码时采用互信息量较大的LLR序列，而互信息量越大，译码的成功率也就越高，从而提升LLR序列的准确度。此外，本申请可以译码之前选择出较优的LLR序列，无需等待译码失败后再进行下一次译码尝试，以此降低了译码功耗，提升了译码效率。

本申请实施例的第一方面提供一种译码处理的方法，该方法主要应用于译码处理装置，译码处理装置包含N个变量节点以及M个校验节点，N为大于0的正整数，M为大于0的正整数。

需要了解的是，可以根据译码需求预先在译码处理装置中导入矩阵形式的关系，这个关系具体为变量节点和校验节点之间的对应关系。通常情况下，矩阵的横向为校验节点，矩阵的纵向为变量节点，通过变量节点和校验节点之间的对应关系能够准确地获知，与校验节点关联的变量节点。

译码处理的方法具体包括如下处理步骤：

首先，由译码处理装置从缓存数据中获取样本序列。其中，缓存数据是译码处理装置从快闪记忆体中读取的，译码处理装置将缓存数据进行组合后得到样本序列。这个时候，将多个第一LLR值赋予样本序列，即可得到第一LLR序列，其中，每个第一LLR值与每个变量节点一一对应。

然后，译码处理装置根据第一LLR序列获取每个校验节点所对应的至少一个变量节点，根据至少一个变量节点所对应的第一LLR值计算第二LLR序列，通常情况下，M小于N，也就是校验节点的个数小于变量节点的个数，且每个校验节点与至少一个变量节点具有关联关系。