[发明专利]用于双端口存储器应用的扫描单元

说明书

本文描述的各种实施方式涉及扫描单元。该扫描单元可以包括输入阶段，其具有多个多路复用器和锁存器，被布置为接收扫描输入信号、第一地址信号和第二地址信号，并且基于扫描使能信号、第一时钟信号和选择使能信号来提供所述扫描输入信号、所述第一地址信号或所述第二地址信号。该扫描单元可以包括输出阶段，其具有多个锁存器，被布置为从所述输入阶段接收所述扫描输入信号、所述第一地址信号或所述第二地址信号，并基于第二时钟信号和第三时钟信号提供所述扫描输入信号、所述第一地址信号或所述第二地址信号作为扫描输出信号。

技术领域

本公开涉及一种电子领域，具体地，涉及一种用于双端口存储器应用的扫描单元。

背景技术

本节旨在提供与理解本文所述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不暗示它是现有技术。通常，相关技术可以被认为是或者可以不被认为是现有技术。因此，应当理解的是，本节中的任何陈述应当从这个角度来阅读，而不作为对现有技术的任何承认。

在现代电路设计中，通过提供用于观察触发器输出的装置，来将扫描单元链和相关结构用于测试集成电路(IC)。在全扫描设计中，自动测试模式生成(ATPG)提供了更简单的组合测试应用。在一些当前的存储器宏设计中，嵌入式扫描链可能不存在于地址引脚和控制引脚上。

对于这些引脚上的ATPG覆盖，存在一些可以用于片上系统(SoC)级别的技术。一个示例技术可以生成基于随机存取存储器(RAM)的顺序ATPG模式。这种技术可能在ATPG工具用于生成模式的运行时间方面存在缺点以及增加ATPG模式计数，这可能导致测试时间和测试成本的增加。另一种技术可以将观察扫描单元添加到存储器宏的输入引脚的驱动器上。不幸的是，这种技术可能会导致SoC级别的额外硬件成本。

发明内容

附图说明

本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文所描述的各种实现，并不意味着限制本文所描述的各种技术的实施例。

图1示出了根据本文描述的实施方式的双端口存储器电路的图。

图2示出了根据本文描述的实施方式的双泵存储器电路的图。

图3示出了根据本文描述的实施方式的内部扫描链的框图。

图4A-4C示出了根据本文描述的实施方式的用于实现双泵存储器电路的时序的各种图。

图5示出了根据本文描述的实施方式的用于在双端口存储器中实现扫描单元的方法的过程流程图。

具体实施方式

本文描述的各种实施方式针对用于在双端口存储器应用中实现扫描单元的各种方案和技术。例如，本文描述的各种实施方式指的是用于在具有伪双端口的存储器宏中提供全扫描的电路方案和/或技术，以及用于实现耦接到伪双端口存储器的两个端口的影子逻辑(shadow logic)的全测试覆盖的能力。静态和动态故障可以通过运用存储器宏内部的实际路径来支持，以在SoC级别上提供较低的硬件成本。在一些情况下，本文描述的方案和技术可以在存储器宏的地址和控制引脚上引入扫描链，以避免在现代设计中采用的某些替代技术的缺点。伪双端口(双泵)存储器可以具有由单个时钟控制的用于存储器操作的两个端口(双端口)。一些设计中的每个输入可以具有由来自外部时钟的辅助时钟控制的锁存器，并且可以通过在电路内引入一个或多个锁存器来添加完整的扫描链。

本文描述的各种实施方式提供一种具有独特电路特性的双泵扫描单元设计，其使用创新的扫描技术来进行扫描观察。在定制的定时脉冲和数据使用模型下，没有针对扫描的标准ATPG测试解决方案，其中该扫描通过重新使用实际的内部定时脉冲来最小化锁存计数或匹配的实际定时。本文所述的各种方案和/或技术通过定义电路以在最小的设计影响和添加的逻辑的情况下解决ATPG测试需求，来解决这些问题。此外，还添加了嵌入式扫描控制寄存器，以获得更简单的用户/设计人员体验。