[发明专利]一种SSD启动控制设备以及方法

说明书

技术领域

本发明涉及计算机存储技术领域，特别是涉及一种SSD启动控制设备以及方法。

背景技术

固态硬盘(Solid State Drives，SSD)是用固态电子存储芯片阵列而制成的硬盘，由控制单元和存储单元(FLASH芯片、DRAM芯片)组成。固态硬盘具有传统机械硬盘不具备的快速读写、质量轻、能耗低以及体积小等特点。

NVMe标准是为SSD建立的新的存储规范标准，NVMe标准使SSD支持PCIe总线进行数据交互，并支持SMBus总线或I2C总线作为带外管理接口。

影响SSD启动时间的因素包括SSD电源建立时间、主控启动代码(BootLoader)加载时间及系统初始化时间。由于电源技术的发展，SSD电源建立时间已经缩短到毫秒级，而且随着主控、存储介质芯片的时钟频率不断提高，系统初始化时间也已经大幅缩短，因此，主控芯片启动代码加载时间已经成了制约SSD启动速度的主要因素。主控芯片的启动代码通常存储在EEPROM或NorFLASH等非易失性存储芯片中，电源建立之后，主控芯片通过串行总线(通常为SPI总线或I2C总线)从存储芯片中读取启动代码，SSD的功能越丰富，则启动代码的代码量越大，在串行总线的时钟频率一定的情况下，启动代码的加载时间越长，由于目前EEPROM或NorFLASH存储芯片支持的串行总线时钟频率一般只有几M到几十M，远低于主控芯片的时钟频率，因此启动代码的加载时间可能长达数秒甚至数十秒。

因此，如何降低SSD的启动时间是本领域技术人员亟待解决的技术问题。

发明内容

本发明的目的是提供一种SSD启动控制设备及方法，以解决现有SSD启动时间较长的问题。

为解决上述技术问题，本发明提供一种SSD启动控制设备，包括：

主控芯片、CPLD芯片以及多个存储芯片；

其中，所述主控芯片与所述CPLD芯片相连，所述CPLD芯片分别与多个所述存储芯片相连；

在写入启动代码时，所述主控芯片将启动代码发送至所述CPLD芯片，所述CPLD芯片将接收到的数据分为与所述存储芯片数量相同的多个部分，并且将各个部分并行写入至多个所述存储芯片；在读取启动代码时，所述CPLD芯片并行从多个所述存储芯片中读取启动代码，并将读取到的数据发送至所述主控芯片，以实现SSD的启动。

可选地，所述存储芯片为两片，所述CPLD芯片将所述启动代码分为两个部分，将奇数字节的数据写入到第一存储芯片，将偶数字节的数据写入到第二存储芯片。

可选地，所述主控芯片通过第一串行总线与所述CPLD芯片连接。

可选地，所述第一串行总线为SMBus总线或I2C总线。

可选地，所述CPLD芯片通过第二串行总线分别与多个所述存储芯片连接。

可选地，所述第二串行总线为SPI总线或I2C总线。

可选地，所述CPLD芯片与所述主控芯片之间的串行总线时钟频率为所述CPLD芯片与所述存储芯片之间的串行总线时钟频率的两倍以上。

本发明还提供了一种SSD启动控制方法，包括：

在写入启动代码时，主控芯片将启动代码发送至CPLD芯片，所述CPLD芯片将接收到的数据分为与存储芯片数量相同的多个部分，并且将各个部分并行写入至多个所述存储芯片；

在读取启动代码时，所述CPLD芯片并行从多个所述存储芯片中读取启动代码，并将读取到的数据发送至所述主控芯片，以实现SSD的启动。

可选地，所述CPLD芯片将接收到的数据分为与存储芯片数量相同的多个部分，并且将各个部分并行写入至多个所述存储芯片包括：

所述存储芯片为两片，所述CPLD芯片将所述启动代码分为两个部分，将奇数字节的数据写入到第一存储芯片，将偶数字节的数据写入到第二存储芯片。