[发明专利]半导体器件的制造方法及半导体器件

说明书

本发明涉及半导体器件的制造方法及半导体器件。形成鳍，其中，鳍包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方的第一半导体层、设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。第二半导体层从第一绝缘层突出。在第二半导体层上方形成伪栅极。在伪栅极的侧面上形成侧壁间隔件层。在伪栅极和侧壁间隔件层上方形成第一介电层。去除伪栅极，从而形成栅极间隔。在栅极间隔中蚀刻第一绝缘层，由此暴露第一半导体层以及第一牺牲层和第二牺牲层。去除第一牺牲层和第二牺牲层。形成栅极介电层和栅电极层。

技术领域

本发明涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)和/或垂直堆叠的全环栅极FET的半导体器件的方法，以及半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括FinFET和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与具有插接在其中的栅极介电层的沟道区的三个侧面相邻。由于栅极结构围绕(包裹)在鳍的三个表面上，晶体管本质上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不在栅极控制下。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)导致了更少的短沟道效应。随着晶体管尺寸不断地按比例缩小至亚10-15nm技术节点，需要进一步提高GAA FET。

发明内容

根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的第一半导体层、设置在所述第一半导体层上方的第二牺牲层以及设置在所述第二牺牲层上方的第二半导体层，所述第二半导体层从第一绝缘层突出；在所述第二半导体层上方形成伪栅极结构；在所述伪栅极结构的侧面上形成侧壁间隔件层；在所述伪栅极结构和所述侧壁间隔件层上方形成第一介电层；去除所述伪栅极结构，从而形成栅极间隔；在所述栅极间隔中蚀刻所述第一绝缘层，由此暴露所述第一半导体层以及所述第一牺牲层和所述第二牺牲层；去除所述第一牺牲层和所述第二牺牲层；在所述第一半导体层和所述第二半导体层上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极层。

根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：形成包裹在第一半导体层和设置在所述第一半导体层之上的第二半导体层周围的全环栅极结构，所述全环栅极结构嵌入在第一介电层和设置在所述第一介电层上的第二介电层中；蚀刻所述第二介电层，从而形成暴露所述第二半导体层的源极/漏极区的第一开口；在所述第一开口中的第二半导体层的暴露的所述源极/漏极区上方形成保护层；在所述第一开口中蚀刻所述第一介电层，从而暴露所述第一半导体层的源极/漏极区；形成电接触所述第一半导体层的第一接触件层；在所述第一接触件层上方形成第三介电层，从而暴露由所述保护层覆盖的所述第二半导体层；以及去除所述保护层并形成与所述第二半导体层电接触的第二接触件层。

根据本发明的又一方面，提供了一种半导体器件，包括：第一全环栅极场效应晶体管(GAA FET)，设置在衬底上方；以及第二全环栅极场效应晶体管，设置在所述第一全环栅极场效应晶体管之上，其中：所述半导体器件还包括：隔离绝缘层，设置在所述衬底上方；第一介电层，设置在所述隔离绝缘层上方；以及第二介电层，设置在所述第一介电层上方，以及所述第一全环栅极场效应晶体管的第一沟道区，位于所述第一介电层的底面和所述第一介电层的上表面之间的层级处。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A、图1B、图1C和图1D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。