[发明专利]封装结构

说明书

封装结构包括第一介电层、第一半导体装置、第一重分布线、第二介电层、第二半导体装置、第二重分布线、第一导电件及第一模制材料。第一半导体装置在第一介电层上方。第一重分布线在第一介电层中且电连接至第一半导体装置。第二介电层在第一半导体装置上方。第二半导体装置在第二介电层上方。第二重分布线在第二介电层中且电连接至第二半导体装置。第一导电件电连接第一重分布线与第二重分布线。第一模制材料模制第一半导体装置及第一导电件。

技术领域

本揭露是有关于一种封装结构及一种形成封装结构的方法。

背景技术

半导体工业通过不断减小最小特征尺寸来持续提高各电子组件(例如，晶体管、二极管、电阻器、电容器等等)的整合密度，减小最小特征尺寸的方式允许更多组件整合至指定区域中。这些较小的电子组件在一些应用中亦要求更小封装，利用比过去封装更少的面积。用于半导体的一些更小类型的封装包括四方扁平封装(quad flat pack；QFP)、针栅阵列(pin grid array；PGA)、球栅阵列(ball grid array；BGA)、覆晶(flip chips；FC)、三维集成电路(three dimensional integrated circuits；3DIC)、晶圆级封装(wafer levelpackages；WLPs)、轨迹上粘合(bond-on-trace；BOT)封装、及层叠封装(package onpackage；PoP)结构。

发明内容

根据本揭露多个实施方式，一种封装结构包括第一介电层、第一半导体装置、第一重分布线、第二介电层、第二半导体装置、第二重分布线、第一导电件及第一模制材料。第一半导体装置在第一介电层上方。第一重分布线在第一介电层中且电连接至第一半导体装置。第二介电层在第一半导体装置上方。第二半导体装置在第二介电层上方。第二重分布线在第二介电层中且电连接至第二半导体装置。第一导电件电连接第一重分布线与第二重分布线。第一模制材料模制第一半导体装置及第一导电件。

附图说明

当结合附图阅读时，自以下详细描述最佳地理解本揭露的态样。应当注意，根据工业中的标准实务，各特征并未按比例绘制。事实上，为论述清楚，各特征的大小可任意地增加或缩小。

图1至图19为根据本揭露的一些实施方式的制造封装结构的中间阶段的剖面图；

图20为根据本揭露的一些实施方式的半导体组件的剖面图；

图21至图22为在图17的步骤后的制造封装结构的中间阶段的剖面图；

图23为根据本揭露的一些实施方式的封装结构的剖面图；

图24至图32为根据本揭露的一些实施方式的制造封装结构的中间阶段的剖面图；

图33为根据本揭露的一些实施方式的模制封装的剖面图；

图34为根据本揭露的一些实施方式的模制封装的剖面图；

图35为根据本揭露的一些实施方式的封装结构的剖面图；

图36至图51为根据本揭露的一些实施方式的制造封装结构的中间阶段的剖面图；

图52为根据本揭露的一些实施方式的集成扇出型封装的剖面图；

图53为根据本揭露的一些实施方式的集成扇出型封装的剖面图；

图54为根据本揭露的一些实施方式的封装结构的剖面图。

具体实施方式