[发明专利]一种高速互联接口的自动化检错机制

说明书

技术领域

本发明涉及服务器互联芯片的FPGA原型验证领域，特别涉及一种高速互联接口的自动化检错方法。

背景技术

随着日常生活中的业务越来越多，越来越复杂，对服务器的性能要求也越来越高，为提供服务器的性能，单靠提高单个CPU节点的性能已经无法满足人们对服务器性能的要求，因此需要提高服务器中CPU的路数来提高性能。

服务器互联芯片(CC芯片)是多路处理器共享主存系统的核心芯片，其主要功能是维护全局cache一致性，并实现全局IO共享和全系统中断。为使系统具有良好的实用性能，要求大规模共享存储应用程序(如Oracle数据库)的总体性能随着系统规模的增长而近似线性增长。

随着芯片设计规模的与日俱增，其功能日趋复杂，芯片的验证阶段占据了整个芯片开发的大部分时间。为了缩短验证时间，在传统的仿真验证的基础上涌现了许多新的验证手段，如SDV(Software Driven verification)、BFM(Bus Function Model)等，以及基于FPGA的原型验证技术。由于FPGA的优势，大多芯片的开发采用FPGA原型验证技术。

在芯片FPGA原型验证过程中，由于芯片设计规模的与日俱增，无法将芯片整个设计移植到单片FPGA芯片中去，因此比较将设计进行合理的切割，分别移植到各个FPGA芯片中去。FPGA芯片之间通过高速互联接口进行互联，在互联芯片FPGA原型验证过程中，进行系统调试过程中，问题极难定位的现状，本发明在不需要更改原先的硬件设计的前提下，给出了一种高速互联接口的自动化检错机制，减少了人工的参与，加快了调试进程，大大缩短了FPGA原型验证周期及芯片研发周期。

发明内容

本发明是通过如下技术方案实现的，一种通过高速接口互联的系统，该系统包括了多个芯片，芯片内包括了高速接口，芯片间通过高速接口互联。

优选的，每个芯片都还包括了设计模块、数据选择模块、接收统计模块、回传模块、发送统计模块。

优选的，高速接口包括了发送模块、接收模块。

优选的，其中，高速接口为Xilinx的高速接口Aurora。

优选的，芯片为FPGA芯片。

本发明还提供一种所述的系统的高速接口自动化检错方法，其特征在于：该方法包括了如下步骤：

第一步：上电后，检测高速互联接口是否互联成功，若不成功，则继续等待高速接口成功互联；

第二步：若高速互联接口互联成功，设计模块将接收到的数据发送给接收统计模块，接收统计模块对其进行个数统计，同时，将发送的数据发送给发送统计模块，发送统计模块对其进行个数统计；

第三步：若需要进行数据比对，则通过I2C接口告知设计模块需要进行数据比对；

第四步：若回传模块接收到需要进行数据比对的命令，则回传模块将发送的数据个数跟接收的数据个数，经过数据选择模块的选择，通过高速接口模块发送到对端的芯片中；第五步：回传模块接收完预设定的回传个数后，便对数据个数比对，给出比对结果。

本发明相对于现有技术的有益效果是，本发明针对在互联芯片FPGA原型验证过程中，进行系统调试过程中，bug极难定位的现状，本发明在不需要更改原先的硬件设计的前提下，给出了一种高速互联接口的自动化检错机制，减少了人工的参与，加快了调试进程，大大缩短了FPGA原型验证周期及芯片研发周期。

附图说明

图1本发明一实施例提供的高速互联接口互联系统框图

图2本发明一实施例提供的高速接口自动化检错机制流程图

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明实施例以Xilinx的高速接口Aurora为例进行说明，但不局限于Xilinx的高速接口Aurora，也不局限于两片FPGA芯片的互联。各种类型的高速接口均适应本发明。图1为高速互联接口互联框图，图2为高速接口自动化检错机制流程图。

下面参照图1，图2所示，通过具体实施方式对本发明进一步说明：

FPGA芯片1、FPGA芯片2都包括了高速接口、设计模块、数据选择模块、接收统计模块、回传模块、发送统计模块，高速接口内包括了发送模块、接收模块；

本实施例提供的方法的实现步骤如下：

FPGA芯片1的高速接口跟FPGA芯片2的高速接口互联过程：