[发明专利]支持冷备份应用的CMOS输出缓冲电路

说明书

本申请揭示了一种支持冷备份应用的CMOS输出缓冲电路，属于集成电路I/O端口设计领域。该CMOS输出缓冲电路通过采用普通的PMOS和NMOS以及合理的电路设计，使得CMOS输出缓冲电路在实现I/O端口的冷备份的同时，避免了电源掉电过程中输出端口向电源漏电的可能性，提高了电路的使用安全。

技术领域

本申请属于集成电路I/O端口设计领域，尤其涉及一种支持冷备份应用的CMOS输出电路。

背景技术

输入/输出(“I/O”)缓冲电路广泛应用于各种应用领域。输出缓冲电路通常是与外部总线（即公共的数字总线）相连，数字总线通常是由数据线和地址线等各种信号线组成的。这些数字总线连接了各种器件的I/O端口。

一种典型的CMOS输出缓冲电路通常由一个PMOS管和一个NMOS管组成，在正电源VDD（如5V或3.3V）和负电源GND（通常是0V）之间串联连接，见图1。PMOS管P0和NMOS管N0的栅极分别连接到内部电路。内部电路控制着两个MOS管的栅极电压，决定了它们的开关状态，导致了输出缓冲电路的三种状态。一种状态是PMOS管P0导通和NMOS管N0关闭，输出缓冲电路的输出端口out输出高电平到外部。第二种状态是NMOS管N0导通和PMOS管P0关闭，输出缓冲电路的输出端口out输出低电平到外部。第三种状态是高阻态，此时两个MOS管都处于关闭状态，在这种状态下，输出缓冲电路与外部总线开路。

除了与外部总线通讯外，CMOS输出缓冲电路还通常有其他功能。一种功能是保护内部电路免受静电放电（ESD）损伤。一般来讲，静电可能来自于人，当一个人拿着电子设备，静电电荷可以传输到电路内部，损伤电路上的MOS管等器件。解决静电损伤问题的一种常用方法是把输出缓冲电路的尺寸做大，减小静电放电时的导通电阻，让静电迅速泄放到VDD、GND或其他I/O端口。

当一个连接外部总线的电路处于“冷备份”状态，即没有加电的状态时，冷备份的电路必须使与外部总线连接的端口保持高阻态，避免从外部总线上灌入电流到电源。如图1，当VDD等于0V，内部电路和输出管处于冷备份状态，外部总线上的高电平会通过PMOS管P0往电源上灌入电流。

目前国际上冷备份电路多采用两种方式：1、利用外部总线上的高电平偏置输出PMOS管的衬底，切断衬底到电源的通路。2、通过外部总线上的高电平控制PMOS管的栅极，关断PMOS管。但这种方法随着外部总线上信号频率的增加，在信号跳变的瞬间总有电流从外部总线流向CMOS输出缓冲电路的电源，导致电源电压升高。

发明内容

为了解决传统冷备份时，因利用外部总线上的高电平偏置或高电平来控制输出PMIOS管关断，而信号跳变的瞬间总有电流从外部总线流向CMOS缓冲电路的电源，导致电源电压升高的问题，本申请提供了一种支持冷备份应用的CMOS输出缓冲电路，具体方案如下：

一种支持冷备份应用的CMOS输出缓冲电路，包括：第一NMOS管、第二NMOS管、第三NOMS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和与非门，其中：

所述第一PMOS管的源极以及所述第四PMOS管的源极与所述CMOS输出缓冲电路的电源电性相连；

所述第一NMOS管的栅极与所述与非门的输出端电性连接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极、所述第二PMOS管的漏极、所述第一PMOS管的漏极以及所述第七PMOS管的源极均与所述CMOS输出缓冲电路的输出端口电性连接；

所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的衬底与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第六PMOS管的源极电性连接；

所述第三PMOS管的源极、栅极和衬底与所述第一PMOS管的栅极电性连接；