[发明专利]一种高压半导体器件

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种高压半导体器件。

背景技术

半导体器件工作在高源漏电压下时，其栅极靠近漏极一端附近会形成高电场尖峰，这种局部区域的高电场可以引起非常大的栅极泄漏电流，从而容易降低器件的击穿电压，最终可能导致有源区发生击穿使得器件失效。

为了防止器件被击穿，目前广泛使用的方法是采用场板结构，即在栅极靠漏端一侧放置一个场板，场板通常与源极或栅极相连，在栅漏区域产生一个附加电势，增加了耗尽区的面积，提高了耗尽区的耐压，并且该场板对栅漏区域的电场线分布进行了调制，尤其是对栅极近漏端边缘的密集电场线进行了有效的调制，使得电场线分布更加均匀，以此来降低栅极近漏端边缘的电场，减小栅极泄露电流，提高器件的击穿电压。

但是在这样的场板结构中，场板都是直接覆盖在介质层上面的，而介质层一般比较薄，此时场板与栅极金属距离非常接近，并且大面积的场板金属与其下方的栅极完全交叠，寄生栅源电容与场板同栅极金属的距离成反比，与场板同栅极金属的交叠面积成正比，再加上介质层的介电常数相对较大，所以器件工作过程中会产生很大的寄生栅源电容，导致器件频率特性变差。虽然增加场板下方的介质层的厚度可以减小寄生栅源电容，但介质层的厚度增加后源场板对栅漏区域的电场调制效果就会变弱，可能失去采用场板结构的意义。

发明内容

本发明主要解决的技术问题是提供一种高压半导体器件，能够提高器件的击穿电压。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种高压半导体器件，包括：P型衬底；隔离层，所述隔离层位于所述P型衬底上；N型硅层，所述N型硅层位于所述隔离层上；P型阱，所述P型阱位于所述N型硅层一侧的所述隔离层上；N型阱，所述N型阱位于所述N型硅层另一侧的所述隔离层上；源极，所述源极位于所述P型阱上；漏极，所述漏极位于所述N型阱上；绝缘层，所述绝缘层位于所述N型硅层上，所述绝缘层内具有多晶硅场板和位于多晶硅场板两侧的栅极，所述栅极通过跨设在多晶硅场板上方的多晶硅桥连接；介质层，所述第一介质层覆盖所述源极和漏极之间的所述绝缘层、P型阱和N型阱；金属拱形场板，所述金属拱形场板跨过所述栅极，所述金属拱形场板的一端与源极连接，另一端搭接在所述栅极与所述漏极之间的介质层上。

优选的，所述栅极和多晶硅场板设于所述氧化层上表面。

优选的，所述栅极与多晶硅场板的间距为2微米。

优选的，所述介质层上埋设有金属柱，所述金属拱形场板与所述介质层搭接的一端与所述金属柱固定连接。

本发明的有益效果是：区别于现有技术的情况，本发明通过设置跨设栅极的金属拱形场板，并且在金属拱形场板下方的绝缘层中设置多晶硅场板和位于多晶硅场板两侧的栅极，这样，不仅金属拱形场板与栅电极的距离变大，而且多晶硅场板与金属拱形场板形成该器件的源漏之间的电容，从而能够提高器件的击穿电压。

附图说明

图1是本发明实施例提供的高压半导体器件的剖视结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参阅图1，是本发明实施例提供的高压半导体器件的剖视结构示意图。本发明实施例的高压半导体器件包括P型衬底10、隔离层20、N型硅层30、P型阱31、N型阱32、源极41、漏极42、绝缘层50、介质层60和金属拱形场板70。隔离层20起隔离作用，P型衬底10可以使用重掺杂。由于P型衬底10被隔离层20与其余部分隔离开，所以对器件的击穿特性影响很小。

隔离层20位于P型衬底10上。N型硅层30位于隔离层20上。P型阱31位于N型硅层30一侧的隔离层20上。N型阱32位于N型硅层30另一侧的隔离层20上。源极41位于P型阱31上。漏极42位于N型阱32上。绝缘层50位于N型硅层30上，绝缘层50内具有多晶硅场板80和位于多晶硅场板80两侧的栅极43，栅极43通过跨设在多晶硅场板80上方的多晶硅桥44连接。介质层60覆盖源极41和漏极42之间的绝缘层50、P型阱31和N型阱32。金属拱形场板70跨过栅极43，且金属拱形场板70的一端与源极41连接，另一端搭接在栅极43与漏极42之间的介质层60上。