[发明专利]一种输入输出驱动器校准电路、方法及半导体存储器

说明书

本发明提出一种用于输入输出驱动器的校准电路，方法及半导体存储器。校准电路包括外部电阻，用于提供标准电阻值；开关组，连接于外部电阻、上拉驱动单元和下拉驱动单元；以及校准器，连接于开关组，用于输出控制信号；校准器分别与上拉驱动单元和下拉驱动单元连接，当开关组处于第一工作模式时，根据校准器提供的第一校准信号，使上拉驱动单元的电阻值匹配于外部电阻；当开关组处于第二工作模式时，根据校准器提供的第二校准信号，使下拉驱动单元的电阻值匹配于上拉驱动单元的电阻值。本发明整体电路设计上更加紧凑，另外可以减少器件的数量从而降低能耗。

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种输入输出驱动器校准电路、方法及半导体存储器。

背景技术

输入输出(input output，IO)驱动单元是DDR3/4(Double Data RateSynchronous Dynamic Random Access Memory 3/4，第三/四代双倍速率同步动态随机存储器)的一种重要组成部分。而对于输入输出(IO)的驱动单元的电阻值会受到PVT(Process-Voltage-Temperature，工艺-电压-温度)变化的影响。

此时，一般采用校准器解决这个由于上述原因造成的电阻值产生变化的问题。其中，所述的驱动单元包括上拉驱动单元和下拉驱动单元，所述上拉驱动单元由PMOS(Positive channel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管和上拉电阻构成，下拉驱动单元通常由NMOS(Negative channel- Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管和下拉电阻构成。

传统技术中通过采用两个校准器，分别用于调整上拉驱动单元的上拉电阻和下拉驱动单元的下拉电阻的阻值大小。具体电路请同时参阅图1和图2，其分别为现有的上拉驱动单元校准电路100和下拉驱动单元校准电路200示意图。

背景技术中的上拉驱动单元校准电路100包括上拉驱动单元110、第一校准器120和第一外部电阻130。上拉驱动单元110包括PMOS阵列111和一个上拉电阻112。第一校准器120包括第一电压比较器121和第一控制单元122。

PMOS阵列111的漏极与电源VDD连接，源极依次通过上拉电阻112和第一外部电阻130接地。第一电压比较器121的正向输入端连接在上拉电阻112 和第一外部电阻130之间。第一电压比较器121的反向输入端输入参考电压V_ref，参考电压V_ref＝VDD/2。第一电压比较器121的输出端与第一控制单元122输入端连接，第一控制单元122的信号输出端与PMOS阵列111的栅极连接。

当上拉驱动单元110的内部电阻与第一外部电阻130不相等时，通过第一电压比较器121输出上升沿电平或下降沿电平至第一控制单元，由第一控制单元输出控制信号至PMOS阵列111的栅极，从而将上拉驱动单元110的内部电阻进行校准，直至与外部电阻130相同。

下拉驱动单元校准电路200包括下拉驱动单元210、第二校准器220和第二外部电阻230。下拉驱动单元210包括NMOS阵列211和一个下拉电阻222。第二校准器220包括第二电压比较器221和第二控制单元222。

NMOS阵列211的漏极依次通过下拉电阻222、第二外部电阻230与电源 VDD连接，NMOS阵列211的源极接地；第二电压比较器221的正向输入端连接在下拉电阻222和第二外部电阻230之间，第二电压比较器221的反向输入端输入参考电压V_ref，其中参考电压V_ref＝VDD/2。第二电压比较器221的输出端与第二控制单元222输入端连接，第二控制单元222的信号输出端与NMOS 阵列211的栅极输入端连接。