[发明专利]用于聚集-更新-分散操作的加速器有效
申请号: | 201711319945.X | 申请日: | 2017-12-12 |
公开(公告)号: | CN108228234B | 公开(公告)日: | 2023-07-21 |
发明(设计)人: | N.卡特尔;D.马尔;G.文卡特什 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F9/28 | 分类号: | G06F9/28;G06F9/30;G06F9/38 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 李雪娜;郑冀之 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 聚集 更新 分散 操作 加速器 | ||
本申请涉及用于聚集‑更新‑分散操作的加速器。处理器可包括:聚集‑更新‑分散加速器,以及将指令引导到加速器以用于执行的电路。所述指令可包括搜索索引、要执行的操作以及标量数据值。加速器可包括存储多个条目的内容关联存储器(CAM),多个条目中的每一个存储相应的索引键以及与索引键相关联的数据值。加速器可包括CAM控制器,该CAM控制器包括:基于指令中的信息而选择在其上操作的CAM中的多个条目中的一个的电路;算术逻辑单元(ALU),包括在所选的条目上执行算术或逻辑操作的电路,所述操作取决于指令中的信息,以及在CAM中的所选的条目中存储操作的结果的电路。
技术领域
本公开涉及处理逻辑、微处理器和相关联的指令集架构的领域,该处理逻辑、微处理器和相关联的指令集架构在由处理器或其它处理逻辑运行时执行逻辑、数学或其它功能操作。
背景技术
多处理器系统正变得越来越普遍。为了利用多处理器系统,要执行的代码可被分离到多个线程中以用于由各种处理实体执行。每个线程可相互并行地被执行。可在系统中实现应用的流水线,以便更高效地执行应用。当在处理器上接收到指令时,可将该指令解码为自然或更自然的用于在处理器上执行的术语或指令字。每个处理器可包括一个或多个高速缓存。可在片上系统中实现处理器。
附图说明
本公开的各种实施例通过示例而非限制的方式被图示在附图的图中,其中相同的附图标记指示相似的元件,并且在附图中:
图1A是根据本公开的一些实施例的形成有可包括执行单元以执行指令的处理器的示范性计算机系统的框图;
图1B图示根据本公开的一些实施例的数据处理系统;
图1C图示用于执行文本串比较操作的数据处理系统的又一个实施例;
图2是根据本公开的一些实施例的图示加速聚集-更新-分散(gather-update-scatter)型操作的执行的示例性系统的框图;
图3是根据本公开的一些实施例的图示聚集-更新-分散加速器的框图;
图4是根据本公开的一些实施例的更详细地图示在图2中图示的聚集-更新-分散加速器的所选部分的框图;
图5是根据本公开的一些实施例的由聚集-更新-分散加速器组件执行聚集-更新-分散操作的图示;
图6是根据本公开的一些实施例的图示用于由处理器的聚集-更新-分散加速器执行聚集-更新-分散操作的方法的流程图;
图7是根据本公开的一些实施例的图示用于使用聚集-更新-分散加速器来执行一个或多个聚集-更新-分散操作的方法的流程图;
图8是根据本公开的一些实施例的图示寄存器架构的框图;
图9A是根据本公开的一些实施例的图示有序流水线和寄存器重命名、无序发布/执行流水线的框图;
图9B是根据本公开的一些实施例的图示将包括在处理器中的有序架构核和寄存器重命名、无序发布/执行逻辑的框图;
图10A和图10B是根据本公开的一些实施例的图示示例性有序核架构的框图;
图11根据本公开的一些实施例的图示图示处理器的框图;
图12至图15是根据本公开的一些实施例的图示示例性计算机架构的框图;以及
图16是根据本公开的一些实施例的图示使用编译器和软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
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