[发明专利]集成电路半定制后端设计快速通道设计方法

说明书

本发明公开了一种集成电路半定制后端设计快速通道设计方法。步骤S1：后端设计工具获取原始数据和更新数据。步骤S2：通过比对上述原始数据和更新数据形成数据差异信息，并且对于上述数据差异信息进行分析以生成执行命令。步骤S3：执行上述执行命令以合成用于快速通道设计的设计数据。步骤S4：将上述设计数据应用于实际工程设计以记录关键执行信息。步骤S5：分析并且判断上述关键执行信息是否符合预设的设计标准。本发明公开的集成电路半定制后端设计快速通道设计方法，避免后端设计滞后于前端设计，使后端设计可以提前与前端设计同步进行，提高后端设计环节的设计效率，缩短整个芯片设计周期。

技术领域

本发明属于集成电路设计行业设计自动化EDA技术领域，具体涉及一种集成电路半定制后端设计快速通道设计方法。

背景技术

目前,在集成电路设计行业设计自动化EDA技术领域，半定制后端设计分为扁平化设计法和层次化设计法。随着集成电路规模的不断增大，对现有的设计技术，尤其是对半定制后端设计提出了更高的要求。

当芯片的设计规模过大时，常规的扁平化后端设计方法需要花费无法承受的时间成本，同时可能得不到结果或者结果很差。因此，考虑到EDA设计工具的承受能力和运行时间，对于大规模的芯片设计项目，业内必须使用层次化后端设计流程。

与扁平化流程相比，由于层次化设计可以使比较多的关键设计环节进行同步并行设计。然而，在层次化设计过程中，在前端设计与后端设计相衔接的设计环节需要顺序设计。同时，由于后端设计流程长的特点，在当前的常规设计流程中会导致后端设计中比较靠后的关键设计环节需要等待前面的设计数据结果才能进行，从而浪费大量的等待时间。由于层次化设计流程有不少附加的工作要做，其设计流程周期和设计复杂度都明显增加，如何在层次化后端设计中使其靠后的关键设计尽量与前端设计同步进行，有效的缩短芯片设计周期和提高设计效率，目前在常规的半定制后端设计里还没有有效的方法来进行实现，也目前层次化后端设计现状中需要迫切解决的技术难题。

发明内容

本发明针对现有技术的状况，针对上述状况，提供一种集成电路半定制后端设计快速通道设计方法。

本发明采用以下技术方案，所述集成电路半定制后端设计快速通道设计方法包括以下步骤：

步骤S1：后端设计工具获取原始数据和更新数据；

步骤S2：通过比对上述原始数据和更新数据形成数据差异信息，并且对于上述数据差异信息进行分析以生成执行命令；

步骤S3：执行上述执行命令以合成用于快速通道设计的设计数据；

步骤S4：将上述设计数据应用于实际工程设计以记录关键执行信息；

步骤S5：分析并且判断上述关键执行信息是否符合预设的设计标准，如果符合则输出正确结果数据，否则输出错误结果数据同时执行步骤S2。

根据上述技术方案，在步骤S1中，上述原始数据包括原始SDC文件和原始网表文件，上述更新数据包括更新SDC文件和更新网表文件。

根据上述技术方案，在步骤S2中，上述执行命令包括但不限于数据剥离命令、数据处理命令、数据合成命令和数据对比验证命令。

根据上述技术方案，在步骤S2中，上述数据差异信息包括数据的内容和类型。

根据上述技术方案，在步骤S2中，后端设计工具对于数据差异信息进行分析，具体为：对于数据的内容和类型进行定义和确认。

根据上述技术方案，在步骤S3中，后端设计工具顺次执行数据剥离命令、数据处理命令、数据合成命令和数据对比验证命令。

本发明公开的集成电路半定制后端设计快速通道设计方法，其有益效果在于，避免后端设计滞后于前端设计，使后端设计可以提前与前端设计同步进行，提高后端设计环节的设计效率，缩短整个芯片设计周期。