[发明专利]逐次逼近寄存器模数转换器

说明书

一种包括基于分裂电容器的数模转换器的逐次逼近寄存器模数转换器，逐次逼近寄存器数模转换器包括：比较器、包括正电容器阵列和负电容器阵列的基于分裂电容器的数模转换器以及逐次逼近寄存器逻辑电路。正电容器阵列和负电容器阵列各自包括：第一级的正电容器阵列和第一级的负电容器阵列，分别产生比较器的与包括MSB的高比特位相对应的输入信号；第二级的正电容器阵列和第二级的负电容器阵列，产生与中间比特位相对应的输入信号；以及第三级的正电容器阵列和第三级的负电容器阵列，产生与LSB的低比特位和次低于LSB的比特位相对应的输入信号。

相关申请的交叉引用

本申请要求2017年3月14日提交的申请号为10-2017-0032078的韩国专利申请的优先权，其内容通过引用整体合并于此。

技术领域

本公开的各种实施例总体而言可以涉及一种逐次逼近寄存器模数转换器，更具体地，涉及一种具有基于分裂电容器的数模转换器的逐次逼近寄存器模数转换器。

背景技术

近来，在片上系统(SoC)的实施中对更低功耗和更小面积的需求已经加大。为了满足这样的需求，在设计用于将模拟值转换成数字值的模数转换器(在下文中称作“ADC”)中主要使用逐次逼近寄存器(在下文中称作“SAR”)结构。SAR ADC通常包括比较器、数模转换器(在下文中称作“DAC”)和数字模块，且具有诸如低功耗、高分辨率和准确度、小的芯片面积以及分辨率与工作速度的良好相关性的优点。此外，大多数SAR ADC消耗动态功率，这对根据频率的缩放(scaling)功耗产生重大影响。因此，在需要于中间频率和低频率的宽频率范围内操作的应用领域中，相比于其中频率缩放不严重的结构，在功耗方面存在优势。

SAR ADC中使用的DAC产生用于SAR DAC的二分搜索的参考电压。SAR ADC中使用的DAC的示例为二进制加权结构。此方案的优点在于：结构简单且DAC的线性度良好。另一方面，由于高的总电容，DAC占据大的面积，这导致DAC的稳定时间和功耗的增加，这对于高速操作是不利的。当MOS晶体管的尺寸增加以减小开关的电阻时，稳定时间减小，但MOS晶体管的结电容器增大。

SAR ADC中使用的DAC的另一示例为基于分裂电容器的DAC。此方案的优点在于：总电容比二进制加权结构的总电容低，由此减小SAR ADC的面积且使低功耗设计成为可能。此方案的优点还在于：SAR ADC的速度通过减小由数模开关产生的延迟时间(RC时间)而提高。然而，此方案显示的限制在于将能通过SAR ADC实施的有效比特位数(在下文中称作“ENOB”)增加至多于特定的比特位数。例如，相比于ENOB为10的情况，为了将ENOB增加至11需要的总电容为2¹倍，而为了将ENOB增加至12需要的总电容为2²倍。

发明内容

一种包括基于分裂电容器的数模转换器的逐次逼近寄存器模数转换器，逐次逼近寄存器数模转换器包括：比较器，包括正电容器阵列和负电容器阵列的基于分裂电容器的数模转换器以及逐次逼近寄存器逻辑电路。正电容器阵列和负电容器阵列各自包括：第一级的正电容器阵列和第一级的负电容器阵列，分别产生比较器的与包括MSB的高比特位相对应的输入信号；第二级的正电容器阵列和第二级的负电容器阵列，产生与中间比特位相对应的输入信号；以及第三级的正电容器阵列和第三级的负电容器阵列，产生与LSB的低比特位和次低于LSB的比特位相对应的输入信号。

附图说明

图1是图示根据本公开的一个实施例的包括基于分裂电容器的DAC的SAR ADC的示例的电路图。

图2至图13是图示根据本公开的一个实施例的包括基于分裂电容器的DAC的SARADC的12比特位转换操作之中的用于高比特位的转换操作的视图。

图14至图21是图示根据本公开的一个实施例的包括基于分裂电容器的DAC的SARADC的12比特位转换操作之中的用于中间比特位的转换操作的视图。