[发明专利]集成电路器件和制作技术

说明书

集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。

本申请是申请日为2013年12月16日、申请号201310699364.9、发明名称为“集成电路器件和制作技术”的申请的分案申请。

技术领域

本公开内容集成电路器件和集成电路制作技术。本公开内容的一些实施例具体地涉及一种制作finFET的方法。

背景技术

制造集成电路(IC)的成本与为了制作IC而需要的工艺步骤数目有关。减少为了制作IC而需要的工艺步骤数目可以用多种方式减少制造IC的成本。例如减少工艺步骤数目可以减少制作工艺的持续时间、由此释放昂贵资源，诸如制作设施和设备用于在制作附加IC时使用。作为另一示例，减少工艺步骤数目可以增加制作工艺的产量，由此减少每IC成本。

随着半导体特征尺寸已经继续缩减，常规场效应晶体管(FET)已经越来越遭受问题，诸如短沟道效应、高漏电流和高静态功率耗散。已经研究常规平面FET结构的许多备选，这些备选包括非平面finFET。finFET是场效应晶体管，在该场效应晶体管中，晶体管的半导体材料的部分形成鳍式结构。相对于常规平面FET，finFET可以表现减少的短沟道效应、漏电流和/或静态功率耗散。

已知在集成电路上制作finFET的方法。例如常规finFET制作工艺可以包括以下步骤：在finFET与其它半导体器件之间形成并且填充沟槽用于浅沟槽隔离；去除半导体衬底的部分以形成鳍；形成用于虚设栅极的侧壁间隔物；形成虚设栅极以将finFET的本体从掺杂物屏蔽；向finFET的源极和漏极区域中注入掺杂物；退火集成电 路以激活掺杂物；去除虚设栅极；并且在间隔物之间形成实际finFET栅极，从而栅极与finFET的未掺杂的本体区域对准。在注入掺杂物期间，虚设栅极可以将finFET的本体从掺杂物屏蔽。

发明内容

根据一个实施例，提供一种半导体器件制作方法。该方法包括通过在相同处理步骤中掺杂集成电路的绝缘体上硅(SOI)衬底的一些部分在静态随机存取存储器(SRAM)的单元中形成finFET的全耗尽沟道。这些部分中的第一部分对应于finFET的第一掺杂的区域。这些部分中的第二部分对应于finFET的第二掺杂的区域。这些部分中的第三部分对应于过孔接触。该方法还包括在掺杂之后形成finFET的栅极。

根据另一实施例，提供一种半导体器件制作方法。该方法包括在相同处理步骤中掺杂集成电路的衬底的第一部分和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还包括在掺杂之后形成半导体器件的栅极。

根据另一实施例，提供一种包括通过在先前段落中描述的方法制作的半导体器件的集成电路。

附图说明

为了理解一些实施例，现在将仅通过示例参照附图，在附图中：

图1示出根据一些实施例的场效应晶体管(FET)100的框图；

图2示出根据一些实施例的平面FET 100a的透视图；

图3A、图3B和图3C示出根据一些实施例的finFET 100b的视图(具体分别为透视图、沿着线B-B的截面图和沿着线A-A的截面图)；

图3D示出根据另一实施例的finFET 100b的截面图；

图3E示出根据另一实施例的finFET 100b的截面图；

图3F示出根据另一实施例的finFET 100b的截面图；

图4A和图4B示出根据一些实施例的独立栅极finFET 100c的视图(具体分别为透视图和沿着线A-A的截面图)；