[发明专利]DDR4布线及其布线方法

说明书

本申请提供了一种DDR4布线及DDR4布线方法。DDR4布线，包括：多条布线，所述多条布线为Neck布线并且设置在CPU和DDR4的插槽之间；多个凸起，设置在所述多条布线中的相应布线上。本申请的DDR4布线能够减小DDR4在Neck模式下走线阻抗不连续对信号的影响，有利于阻抗的连续性并且减小对微带线远端串扰影响。

技术领域

本申请一般地涉及存储器技术领域，更具体地，DDR4布线及其布线方法。

背景技术

DDR又称双倍速率SDRAM(Dual Date Rate SDRSM)。DDR是一种高速CMOS动态随机访问的内存。美国JEDEC的固态技术协会于2000年6月公布了双数据速率同步动态存储器(DDR SDRAM)规范JESD79，由于它在时钟触发沿的上下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。通过使用存储器缓冲芯片，有助于降低呈现在内存总线上的电负荷，DDR4(DDR4内存是新一代的内存规格。凭借新的电路架构工作频率最高可以达到3200MHz)允许每通道有更多的DIMM，与DDR3相比，可节省50％以上能耗，且可提供多于50％的存储带宽。而且，通过使用更低的电压和更少的维持电流，DDR4能以更有效的方式传输电能到CPU，这样可节省更多能量，进一步降低总成本。随着Intel新一代Skylake架构处理器及100系列芯片主板的普及，DDR4内存真正迈向普及之路。

内存最重要的性能指标是频率。内存的频率高低在一定程度上决定了内存速度。在DDR3时代，2133MHz已经算是高频率，再往上很难有所突破，2400MHz、2800MHz已经是极限；而DDR4内存直接2133MHz起步，2400MHz也就是入门级频率，最高可达到4266MHz，超频之后，DDR4内存频率可以达到更高值。

但是由于CPU的BGA封装以及为节省成本而对板上空间的限制，DDR4的布线(又称走线)方式往往不能按照真正叠层计算得到的结果来实现。通常的Neck模式(其中，Neck的意思脖子(比头和身体细)，指的是走线路径中较窄的一段)会比叠层要求的线宽细很多，造成阻抗偏离要求过大，随着DDR4速率的不断提升，其给信号完整性带来的影响也愈加显著。

现有技术没有从走线方式上进行考虑，无法优化阻抗连续性和具有远端串扰的缺陷。随着DDR4速率的提升，其不足越发明显。

发明内容

本申请针对现有技术中所存在无法优化阻抗连续性和具有远端串扰的等缺陷，提供了能够解决上述问题的DDR4布线和DDR4布线方法。

根据本申请的一方面，提供了一种DDR4布线，包括：多条布线，所述多条布线为Neck布线并且设置在CPU和DDR4的插槽之间；多个凸起，设置在所述多条布线中的相应布线上。

优选地，所述多条布线包括第一布线和第二布线，其中，所述第一布线设置有第一组凸起，并且所述第二布线设置有第二组凸起。

优选地，所述第一组凸起包括第一子组凸起和第二子组凸起，其中，所述第一子组凸起和所述第二子组凸起以交替的方式等距地设置在所述第一布线两侧。

优选地，所述第二组凸起包括第三子组凸起和第四子组凸起，其中，所述第三子组凸起和所述第四子组凸起以交替的方式等距地设置在所述第二布线两侧。

优选地，所述第一组凸起中的一个凸起和所述第二组凸起中的相应一个凸起在与所述多条布线垂直的方向上对准并且位于所述第一布线和所述第二布线的相同侧。

优选地，所述多个凸起的截面形状包括半圆形、半椭圆形、或者圆角梯形。

优选地，设置在同一布线上的相邻两个凸起之间的距离在15-30mil的范围内。

优选地，所述多个凸起中的任一个凸起的长度为3.6-4.4mil的范围内并且所述多个凸起中的任一个凸起的高度在3.1-6.8的范围内。