[发明专利]连续渐近暂存器式量化器与连续时间三角积分调变器

说明书

本发明公开了一连续渐近暂存器式量化器与连续时间三角积分调变器。该连续渐近暂存器式量化器能够产生M个高位元作为一数字输出信号，并产生L个低位元以依据该L个低位元执行噪声整形操作。因此，该连续渐近暂存器式量化器以及该连续时间三角积分调变器能够减少对数模转换器的电路面积的需求，并能降低关键路径延迟，以提高效能并降低成本。

技术领域

本发明是关于量化器与三角积分调变器，尤其是关于具有噪声整形功能的量化器与采用该量化器的三角积分调变器。

背景技术

近年来，本领域对于连续时间三角积分调变器(continuous-time sigma-deltamodulator,CTSDM)的性能要求愈来愈高，因此，部分CTSDM采用了更多位元数(不小于4)的量化器，然而，在量化器的位元数高的情形下，CTSDM的数模转换器(digital-to-analogconverter,DAC)为了满足要求(例如：效能、成本)所搭配的设计即显得力不从心，上述设计例如是下列技术的其中之一：

一、DAC校正技术。此技术对不同晶片的DAC可能有不同的校正效果，且此技术的校正效果在特定频率或温度下可能不错，但在其它频率或温度(例如：高频或高温)下可能不佳。

二、DAC被设计成满足模数转换器(analog-to-digital converter,ADC)的动态范围(dynamic range,DR)。此技术会导致DAC的面积相当大，进而导致成本上升。

三、DAC采用动态元件匹配(dynamic element matching,DEM)技术(例如：资料加权平均(data weighted averaging,DWA)技术)。此技术可能有关键路径延迟(criticalpath delay)过长的问题，其会影响CTSDM的回路延迟(excess loop delay)。

四、DAC搭配数字三角积分截断器(digital delta-sigma truncator)技术以及选择性地搭配DEM技术。此技术可能有整体延迟时间过长的问题，其会影响CTSDM的回路延迟。

相关先前技术可见于下列文献：

一、Chi-Yun Wang,Shu-Wei Chu,Tzu-Hsuin Peng,Jen-Che Tsai,and Chih-HongLou,A Mode-Configurable Analog Baseband for Wi-Fi 11ac Direct-ConversionReceiver Utilizing a Single Filtering ADC,2016IEEE Radio FrequencyIntegrated Circuits Symposium。

二、Yonghua Cong,Student Member,IEEE,and Randall L.Geiger,Fellow,IEEE,A 1.5-V 14-Bit 100-MSs Self-Calibrated DAC,IEEE JOURNAL OF SOLID-STATECIRCUITS,VOL.38,NO.12,2003年12月。

三、John G.Kauffman,Student Member,IEEE,Pascal Witte,Member,IEEE,Joachim Becker,Member,IEEE,and Maurits Ortmanns,Senior Member,IEEE,An 8.5mWContinuous-Time Modulator With 25MHz Bandwidth Using Digital Background DACLinearization to Achieve 63.5dB SNDR and 81dB SFDR,John G.Kauffman,StudentMember,IEEE,Pascal Witte,Member,IEEE,Joachim Becker,Member,IEEE,and MauritsOrtmanns,Senior Member,IEEE。