[发明专利]一种基于电容电阻双环路结构的低功耗sigma delta调制器

说明书

本发明公开了一种基于电容电阻双环路结构的低功耗sigma delta调制器，该调制器将量化的结果通过SCR DAC1、SCR DAC2和SCR DAC3反馈到各级的输入端，减少了Feed‑forward的结构中的超线性加法器，降低了设计的复杂度和功耗。同时，该调制器能够弥补传统CTSD调制器功耗大和稳定性差的缺点，通过这种方式提升CTSD ADC的稳定性，以较低的功耗实现相同的精度，符合物联网的需求。

技术领域

本发明涉及集成电路设计领域，具体来讲是一种基于电容电阻双环路结构的低功耗sigma delta调制器。

背景技术

随着时代的发展，人们对电路系统的功耗和面积提出了越来越严苛的要求，ADC作为模拟/数字之间的纽带，其功耗备受关注。曾经业界认为pineline ADC是高动态性能100MSPS一下应用的唯一选择，但是连续时间sigma delta(CTSD)ADC的出现颠覆了人们固有的观念。CTSD ADC由CTSD调制器和数字抽取滤波器组成。CTSD ADC相比于传统的奈奎斯特ADC不需要前置的高线性抗混叠滤波器和采样时所需的高速增益级。相比于离散时间sigma delta(DTSD)调制器，CTSD调制器没有系统建立时间的限制。CTSD调制器中用到了过采样、多位量化和噪声整形技术，由于调制器的过采样率被限制，为了提高调制器信噪比(SNR)，需要提高调制器的阶数或是量化器的位数。量化器精度的增加使得调制器设计变得复杂也会带来功耗的增加，调制器阶数的增加势必会恶化系统的功耗和整体的稳定性。因此如何设计调制器的结构成为CTSD调制器实现的关键。

传统的CTSD调制器采用单级前馈结构(Feed-forward)，Feed-forad结构的缺陷在于它需要设计一个超高速的线性加法器，这种加法器不仅设计难度大而且会带来很大的功耗和系统延时。

传统的连续时间sigma delta调制器结构如图1；图1是一个三阶连续时间sigmadelta调制器，从中可以看出积分器的输出通过C1、C2和C3三个前馈系数输入到一个超高速线性加法器中。对于一个高精度的CTSD调制器，如果采用Feed-forward的结构很难实现高精度要求，对版图的匹配性要求也将变得更加严苛。此外，超高速的加法器的引入无形会带来更大的功耗。

发明内容

因此，本发明针对传统连续sigma delta调制器功耗大和设计的复杂，难以实现物联网对ADC高精度低功耗的要求，提出了一种基于开关电容电阻双环路结构的低功耗连续时间sigma delta调制器。该调制器能够弥补传统CTSD调制器功耗大和稳定性差的缺点，通过这种方式提升CTSD ADC的稳定性，以较低的功耗实现相同的精度，符合物联网的需求。

本发明是这样实现的，构造一种基于电容电阻双环路结构的低功耗sigma delta调制器，该调制器将量化的结果通过SCR DAC1、SCR DAC2和SCR DAC3反馈到各级的输入端，减少了Feed-forward的结构中的超线性加法器，降低了设计的复杂度和功耗。

另一方面，所述一种基于电容电阻双环路结构的低功耗sigma delta调制器，SCRDAC1反馈到该调制器的Input端，SCR DAC2反馈到该调制器的增益信号放大器g1的输出端，SCR DAC3反馈到该调制器的增益信号放大器g2的输出端；由于连续时间sigma delta调制器采用噪声整形技术，只有输入端的噪声会影响系统的信噪比(SNR)和有效位数(ENOB)，第二级和第三级SCRDAC的引入并不会增加额外的噪声。实施时，由于连续时间sigma delta调制器采用噪声整形技术，只有输入端的噪声会影响系统的信噪比(SNR)和有效位数(ENOB))，第二级和第三级SCR DAC的引入并不会增加额外的噪声。此外，系统对SCR DAC的要求要远低于超高速线性加法器，因此在保证相同的SNR前提下，基于开关电容电阻双环路结构的连续时间sigma delta调制器对比于传统的Feed-forward结构功耗更低。