[发明专利]一种快速锁定的延时锁定环

说明书

本发明公开了一种快速锁定的延时锁定环，包括相位检测模块，计数模块，延迟模块，控制模块和选择模块，相位检测模块有2个输入端口、相位状态输出端口和相位标志输出端口，其中，相位检测模块的两个输入端口分别连接参考时钟和反馈时钟，相位状态输出端口连接控制模块的输入端口，相位标志输出端口连接计数模块的输入端口；计数模块的输入端口连接计数时钟，计数模块的输出端口连接控制模块的输入端口；控制模块的输出端口连接选择模块的输入端口；延迟模块的输入端口连接参考时钟，延迟模块的输出端口连接选择模块的输入端口Ⅱ，选择模块的输出端口输出反馈时钟信号。本发明结构简单，大大提高了延时锁定环的工作效率。

技术领域

本发明涉及CMOS集成电路设计领域，具体涉及一种快速锁定的延时锁定环。

背景技术

随着CMOS集成电路工艺的发展，时钟电路在数字和模拟集成电路设计中都具有非常重要的作用。但PLL(Phasel Locked Loop)锁相环基本上都是采用模拟电路设计完成的，电路的噪声问题较大，而且电路设计难度大，可复用性差。DLL(Delay Locked Loop)延迟锁定回路尤其是全数字的DLL电路由于其基于数字逻辑完成，电路噪声性能较好，而且电路可复用性强，应用越来越广泛。

而且在一些电路设计中，不仅对时钟频率提出严格要求更对时钟的相位也十分关注。比如，在TDC中等相位差时钟是进行时间测量的一个重要部分；在SDRAM中，要求输入时钟和输出时钟的相位严格相等。在对相位有要求的领域，DLL的作用就越发突出。现在的DLL电路一般采用逐一调节的方式和逐次逼近的控制方式；如果采用逐一调节的方式电路锁定时间较长，而采用逐次逼近的控制方式设计难度相对较大。

发明内容

本发明所要解决的技术问题为提供一种快速锁定的延时锁定环，通过计数模块的计数值可以快速准确地实现延时锁定，并且结构简单，大大提高了延时锁定环的工作效率。

为了实现上述目的，本发明采用如下技术方案：一种快速锁定的延时锁定环，包括相位检测模块，计数模块，延迟模块，控制模块和选择模块，所述相位检测模块有2个输入端口、相位状态输出端口和相位标志输出端口，其中，所述相位检测模块的两个输入端口分别连接参考时钟和反馈时钟，相位状态输出端口连接所述控制模块的输入端口Ⅰ，相位标志输出端口连接所述计数模块的输入端口Ⅰ；所述计数模块的输入端口Ⅱ连接计数时钟，所述计数模块的输出端口连接控制模块的输入端口Ⅱ；所述控制模块的输出端口连接选择模块的输入端口Ⅰ；所述延迟模块的输入端口连接参考时钟，所述延迟模块的输出端口连接选择模块的输入端口Ⅱ，上述参考时钟经过所述延迟模块变为延迟时钟，延迟时钟通过选择模块的输出端口输出。

进一步地，所述延迟模块中包括k个完全相同的延迟单元，其中，k为大于等于T/Td的整数，T为参考时钟的周期，Td为每个延迟单元的延迟时间。

进一步地，所述相位检测模块中相位标志输出端口为两个，分别输出参考时钟和反馈时钟在相同相位下的标志信号。

进一步地，所述计数模块的计数值D等于所述参考时钟和反馈时钟在相同相位下分别出现标志信号的时间差与计数时钟的周期的比值。

进一步地，所述相位检测模块的相位状态输出端口输出三种相位检测结果，分别对应反馈时钟延后于参考时钟、反馈时钟超前于参考时钟、反馈时钟与参考时钟同步。

进一步地，所述控制模块的输出端口输出i个控制位Ci，且Cj＝j*Ci/i，并且Ci对应所述选择模块在同一参考时钟周期内输出的延迟信号CLK-OUT[i]所经过的延迟单元个数，其中，i为小于等于k的整数，j为大于等于1且小于等于i的整数。

进一步地，所述控制模块根据相位检测状态输出端口输出的结果判断是否要改变当前控制位，其中，如果反馈时钟和参考时钟同步，则当前控制位保持不变；如果反馈时钟和参考时钟不同步，则控制模块改变控制位。