[发明专利]跳频源、跳频源控制方法及其无线通信设备

说明书

技术领域

本发明具体涉及一种跳频源、跳频源控制方法及其无线通信设备。

背景技术

随着国家经济技术的发展和人们生活水平的提高，无线通信已经成为了人们日常生产和生活中必不可少的通信方式，给人们的生产和生活带来了无尽的便利。

跳频(FH)是一种无线通信中最常用的扩频方式。工作原理是收发双方传输信号的载波频率按照预定规律(一组伪随机码PN，Pseudo-Noise)进行离散变化，通信中使用的载波频率受伪随机码的控制而随机跳变。跳频源的技术难点主要表现在如何实现宽频带内的快速变频和在快速变频的同时如何保证信号的高质量。

现有的跳频源技术包括锁相环技术(PLL)、直接数字频率合成技术(DDS)、混合式频率合成技术(PLL+DDS)。

如图1所示为现有技术的采用PLL的跳频源技术原理框图：锁相环技术(PLL)由数字鉴相器、分频器、模拟环路滤波器和压控振荡器组成，鉴相器用来鉴别输入信号f_in与反馈信号f_b之间的相位差，并输出误差电压U_d，经过低通滤波器滤除高频成分后，控制VCO的振荡频率f_out。

如图2所示为现有技术的采用DDS的跳频源技术原理框图：直接数字频率合成技术(DDS)是在频率控制字的作用下，利用数字方式累加相位，再以相位和来查询正弦函数表得到正弦波的离散数字序列，经过数/模转换器得到对应的阶梯波，经低通滤波器滤波平滑输出，最后得到所需的连续正弦波。

如图3所示为现有技术的采用PLL+DDS的跳频源技术原理框图：混合式频率合成技术(PLL+DDS)与传统的PLL结构类似，不同的地方是该技术使用DDS代替了参考源，从而提供可变的参考源，进而改变输出频率。

但是，上述的三种现在常用的技术，各自存在如下缺点：

锁相环技术(PLL)的最大缺点是输出频率精度和跳频时间相互制约，且还存在输出频率步进较大的问题。为使PLL的锁定时间比较快，需要增大低通滤波器的带宽，但这会降低频率的输出精度，精度低的跳频源往往难以满足实际需要；如果减小滤波器的带宽则会增大锁相环的锁定时间，降低跳频速率。

直接数字频率合成技术(DDS)由于受DDS工作时钟频率的限制，其理论值仅为DDS参考时钟频率的一半以下，而且实际应用根本达不到(受器件速度限制)。而且高速DDS价格昂贵，但随着GaAs器件的发展，输出频率的限制正在逐步改善；输出杂散抑制差(难以做到低于-65dBc)，是DDS所固有的，它成为限制DDS技术发展的重要因素。当采用倍频或变频提高其频率时又会使杂散恶化，难以满足用户的需要。

混合式频率合成技术(PLL+DDS)很好的结合了PLL和DDS两种技术的优点，很大程度上改善了频率步进较大的问题，但是输出频率精度和跳频时间相互制约的缺点未得到明显改善。由于现有的PLL锁定时间超过100us，再加上通信过程中，载波需要的稳定时间，导致就是这种类型的跳频源最快都只能达到5000hop/s。

发明内容

本发明的目的之一在于提供一种频率高、速度快且带宽较宽的跳频源。

本发明的目的之二在于提供一种所述跳频源所采用的跳频源控制方法。

本发明的目的之三在于提供一种包括所述跳频源和跳频源控制方法的无线通信设备。

本发明提供的这种跳频源，包括I/Q信号产生器、参考源、锁相环和输出滤波器，还包括镜像滤波器和调制器；I/Q信号产生器和镜像滤波器依次串接后连接到调制器的中频输入端；参考源与锁相环串接后连接到调制器的本振输入端口；调制器的输出端连接输出滤波器，输出滤波器的输出端即为跳频源的输出端口；参考源提供的时钟信号通过锁相环倍频后输入到调制器的本振输入端口，I/Q信号产生器用于产生I/Q信号并通过镜像滤波器滤波后输入调制器的中频输入端口，调制器将输入信号调制后通过输出滤波器滤波，从而得到最终的跳频源输出信号。

所述的I/Q信号产生器为依次串联的控制器和直接频率合成器，或者为依次串联的控制器、FPGA和数模转换器。

所述的调制器为I/Q调制器，或者为依次串接的上变频器和镜像滤波器。

所述的镜像滤波器为低通滤波器、高通滤波器或带通滤波器。

本发明还提供了所述跳频源的跳频源控制方法，包括如下步骤：

S1.产生I/Q信号并滤波，从而得到中频输入信号；

S2.将时钟信号进行倍频得到本振输入信号；