[发明专利]一种时间数字转换装置、探测器、方法和介质

权利要求书

1.一种时间数字转换装置，由串联的至少一个延时模块和一译码器构成，其特征在于，所述延时模块包括：

一延时单元，由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建，用于对输入的待测时间信号进行设定时间的延时；

一寄存器单元，与所述延时单元连接，用于结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照预设逻辑进行输出，并作为所述延时模块的输出，其中所述至少一个延时模块的输出经过所述译码器的处理生成所述待测时间信号的时间数字转换结果。

2.根据权利要求1所述的时间数字转换装置，其特征在于，所述延时单元中的IDELAYE3子单元或ODELAYE3子单元通过DATAOUT接口与所述寄存器单元连接，通过CASC_OUT接口与串联的下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的CASC_IN接口相连，且通过CASC_RETURN接口与所述下一个延时单元中的IDELAYE3子单元或ODELAYE3子单元的DATAOUT接口连接。

3.根据权利要求1所述的时间数字转换装置，其特征在于，所述延时单元还包括：

FPGA中I/O BANK中的IDELAYCTRL子单元，所述IDELAYCTRL子单元与所述IDELAYE3子单元和/或ODELAYE3子单元的RST接口连接，用于温度电压校准。

4.根据权利要求1所述的时间数字转换装置，其特征在于，所述至少一个延时模块构成一条延时链，设置所述延时链中第一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为MASTER，所述延时链中部的IDELAYE3子单元和/或ODELAYE3子单元的CASCADE属性为SLAVE_MIDDLE，所述延时链末端最后一个IDELAYE3子单元或ODELAYE3子单元的CASCADE属性为SLAVE_END，所有IDELAYE3子单元和/或ODELAYE3子单元的DELAY_FORMAT属性设置为TIME，其中DELAY_VALUE属性设置为预设时间。

5.一种探测器，其特征在于，包括权利要求1-4中任一所述的时间数字转换装置。

6.根据权利要求5所述的探测器，其特征在于，所述待测时间信号是所述探测器接收的γ光子经过转换生成的时间矩形脉冲信号。

7.一种时间数字转换方法，其特征在于，包括：

通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时；

结合延时后的所述待测时间信号，以及设定时钟脉冲信号按照寄存器的预设逻辑进行输出；

将至少一个所述寄存器的输出，经过译码器预设译码规则的译码，生成表示时间位置的时间数字转换TDC值。

8.根据权利要求7所述的时间数字转换方法，其特征在于，通过由FPGA中子单元个数大于设定个数阈值的一区域中的一子单元搭建的延时单元，对所述待测时间信号进行延时包括：

通过由FPGA中I/O BANK中的IDELAYE3子单元或ODELAYE3子单元搭建的延时单元，对所述待测时间信号进行延时。

9.根据权利要求7所述的时间数字转换方法，其特征在于，还包括：

利用FPGA中I/O BANK中的IDELAYCTRL子单元对所述IDELAYE3子单元或ODELAYE3子单元进行温度电压校准。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求7-9中任一所述的时间数字转换方法。