[发明专利]一种基于多个微处理器架构的存储控制装置在审
| 申请号： | 201711386697.0 | 申请日： | 2017-12-20 |
| 公开（公告）号： | CN108122595A | 公开（公告）日： | 2018-06-05 |
| 发明（设计）人： | 王元龙;陈淼;施鹏;王玉梅 | 申请（专利权）人： | 天津瑞发科半导体技术有限公司 |
| 主分类号： | G11C29/42 | 分类号： | G11C29/42;G11C5/00 |
| 代理公司： | 天津盛理知识产权代理有限公司 12209 | 代理人： | 王雨晴 |
| 地址： | 300384 天津市南开区天津*** | 国省代码： | 天津;12 |
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| 摘要： | |||
| 搜索关键词： | 微处理器 存储器接口单元 存储控制装置 主机端 纠错编码模块 微处理器架构 主机端接口 存储器 存储 管理数据 纠错解码 主数据 管理数据存储 数据存取操作 计算机主机 管理操作 信息交互 通信 | ||
1.一种基于多个微处理器架构的存储控制装置(99)，包括主机端接口单元(300)和多个存储器接口单元(500)，主机端接口单元(300)连接着计算机主机(11)，存储器接口单元(500)一对一地连接着存储器(22)，其特征在于：
所述存储控制装置(99)还包括主机端微处理器(400)、多个存储端微处理器(600)，
主机端微处理器(400)通过主机端接口单元(300)与计算机主机(11)建立连接，并根据主机端协议与计算机主机(11)进行通信，
存储端微处理器(600)一对一地连接着存储器接口单元(500)，并根据存储端协议与存储器(22)进行通信，
主机端微处理器(400)同时与多个存储端微处理器(600)进行信息交互，并通过存储器接口单元(500)对存储器(22)进行管理操作和数据存取操作，
主机端微处理器(400)根据预设策略，将主机端接口单元(300)从计算机主机(11)接收到的数据进行处理，然后分配给多个存储器接口单元(500)，并发送到存储器(22)，
主机端微处理器(400)根据预设策略，将多个存储器接口单元(500)从存储器(22)接收到的数据进行处理，然后汇集给主机端接口单元(300)，并发送到计算机主机(11)。
2.根据权利要求1所述的一种基于多个微处理器架构的存储控制装置(99)，其特征在于：
所述主机端微处理器(400)和多个存储端微处理器(600)还包括寄存器组，主机端微处理器(400)和多个存储端微处理器(600)通过其寄存器组进行信息交互。
3.根据权利要求1所述的一种基于多个微处理器架构的存储控制装置(99)，其特征在于：
所述主机端协议为Peripheral Component Interconnect Express(PCIE)总线接口协议、Serial Advanced Technology Attachment(SATA)总线接口协议或者UniversalSerial Bus(USB)总线接口协议。
4.根据权利要求1所述的一种基于多个微处理器架构的存储控制装置(99)，其特征在于：
所述存储控制装置(99)还包括主数据纠错编码模块(100)和主数据纠错解码模块(200)，
主机端接口单元(300)从计算机主机(11)接收数据并发送到主数据纠错编码模块(100)，主数据纠错编码模块(100)将接收到的数据进行纠错编码并将编码后的数据发送到主机端微处理器(400)，然后分配给多个存储器接口单元(500)，并发送到存储器(22)，
多个存储器接口单元(500)从存储器(22)接收数据并通过主机端微处理器(400)汇集给主数据纠错解码模块(200)，主数据纠错解码模块(200)将接收到的数据进行纠错解码并将解码后的数据发送到主机端接口单元(300)，并发送到计算机主机(11)。
5.根据权利要求4所述的一种基于多个微处理器架构的存储控制装置(99)，其特征在于：
所述主数据纠错编码模块(100)为BCH纠错编码模块或LDPC纠错编码模块。
6.根据权利要求4所述的一种基于多个微处理器架构的存储控制装置(99)，其特征在于：
所述主数据纠错解码模块(200)为BCH纠错解码模块或LDPC纠错解码模块。
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