[发明专利]一种抗干扰的高速串行接口及其实现方法

说明书

本发明公开了一种抗干扰的高速串行接口及其实现方法，该实现方法包括输入数据先经过RS编码，再经过交织，后经过8B/10B编码，通过并串转换进行发送；输出数据先经过串并转换，再经过8B/10B解码，后经过解交织，通过RS解码还原成原始数据。本发明中RS编码对突发错误具有良好纠错能力，矩形交织器将造成数字信号传输的突发性差错，利用交织编码技术可离散并纠正这种突发性差错，改善传输特性，有效提高高速串行接口的抗干扰能力。

技术领域

本发明属于集成电路设计领域，具体涉及一种抗干扰的高速串行接口及其实现方法。

背景技术

随着集成电路中对高速串行接口的需求增长，高速串行接口的速度逐渐增高。更高的数据传输速率，更高的信号频率导致高速串行接口的传输更易受到干扰。

传统提高高速串行接口抗干扰的方法主要从解决信号衰减角度入手，有增加发送端信号的抗信道衰减能力，也有在接收端补偿接收到信号的衰减。

然而上述措施只能补偿时不变性损失，无法补偿传输中出现了因外界突发性干扰造成的短期的传输错误。

发明内容

为了解决上述技术问题，本发明提供了一种抗干扰的高速串行接口及其实现方法。

为了达到上述目的，本发明的技术方案如下：

本发明提供一种抗干扰的高速串行接口，包括发送端和接收端，发送端包括：

RS编码器，用于将输入的数据进行RS编码，输入数据是以字节为单位进入RS编码器，进入编码器的数据累积到RS编码宽度后，根据RS编码规则进行编码，编码后以字节为单位输出；

矩形交织器，用于将RS编码后的数据分散，交织器以字节为单位将输入的数据按行排列，当交织器排列满后，以字节为单位按列输出；

8B/10B编码器，用于将输入的1字节数据,按8B/10B规则编码成10bits数据，并行输出；

并串转换驱动器，用于将接收到的并行数据，以串行的方式输出；

接收端包括：

串并转换接收器，在时钟作用下将接收到的串行数据以并行方式输出；

8B/10B解码器，将接收到的10比特并行数据按8B/10B编解码规则转换为8比特原始数据；

解交织器，将以字节为单位的输入数据，以列形式排列，当交织器排列满后，以字节为单位按行输出；

RS解码器，用于将输入的数据进行RS解码，输入数据是以字节为单位进入RS解码器，进入解码器的数据累积到RS解码宽度后，根据发送器的RS规则进行解码，解码后以字节为单位输出，恢复成原始数据。

本发明还提供一种抗干扰的高速串行接口的实现方法，包括以下步骤：

发送步骤，输入并行数据以字节为单位进行RS编码，进入到字节单位矩阵交织器阵，交织器阵输出到8B/10B编码器，编码器输出并行数据到并串转换器，并串转换器输出串行信号发送；

接收步骤，接收串行信号通过接收器进入串并转换器转换为并行数据，并行数据进入8B/10B解码器恢复成字节单位数据，8B/10B解码器输出数据给解交织器阵，解交织器阵输出数据进行RS解码器解码。

本发明中RS编码对突发错误具有良好纠错能力，矩形交织器将造成数字信号传输的突发性差错，利用交织编码技术可离散并纠正这种突发性差错，改善传输特性，有效提高高速串行接口的抗干扰能力。

附图说明

图1为本发明一种实施方式的结构框图。

具体实施方式