[发明专利]一种多时钟动态切换电路

说明书

本申请公开了一种多时钟动态切换电路，本申请采用的技术方案是：时钟输入端包括慢速时钟、参考时钟、低速时钟、中速时钟和高速时钟；时钟输出端包括第一输出时钟、第二输出时钟和第三输出时钟，在时钟输入端和时钟输出端之间包括：慢速时钟切换子电路、参考时钟切换子电路、低速时钟切换子电路、中速时钟切换子电路、高速时钟切换子电路；经上述子电路输出的结果进行或运算得到输出时钟。采用本发明的技术方案能够无毛刺动态切换SoC芯片所需要的高速时钟、中速时钟、低速时钟，参考时钟和慢速时钟并产生同步时钟域时钟相位指示信号和状态，满足了SoC芯片在高性能场景和多个低功耗场景之间的时钟切换需要。

技术领域

本发明涉及时钟信号切换，尤其涉及一种多时钟动态切换电路。

背景技术

SoC芯片通常具有高速时钟工作区域、低速时钟工作区域，同步的高/低速时钟通常需要相位指示信号标示高速时钟和低速时钟所对齐的时钟沿，以便于逻辑和时序设计。同时，SoC芯片为了兼顾高性能和低功耗，需要同步时钟域高速时钟、低速时钟，与异步时钟域参考时钟，慢速时钟之间的动态切换。

传统的无毛刺时钟动态切换电路仅考虑了两路异步时钟之间的切换，多路时钟需要两两切换后级联产生，不仅造成电路资源浪费，也不够灵活，而且切换时不能产生相位指示信号和状态，不能满足常用SOC芯片时钟设计的需求。

发明内容

为解决传统时钟动态切换电路的缺陷，本申请提供了一种多时钟动态切换电路。

本发明采用的技术方案是：一种多时钟动态切换电路，时钟输入端包括慢速时钟、参考时钟、中速时钟、低速时钟和高速时钟；时钟输出端包括第一输出时钟、第二输出时钟和第三输出时钟，在时钟输入端和时钟输出端之间包括：

慢速时钟经慢速时钟切换子电路合成经过门控后的慢速时钟；参考时钟经慢速时钟切换子电路合成经过门控后的参考时钟；低速时钟经慢速时钟切换子电路合成经过门控后的低速时钟；中速时钟经慢速时钟切换子电路合成经过门控后的中速时钟；高速时钟经慢速时钟切换子电路合成经过门控后的高速时钟；

经过门控后的慢速时钟、经过门控后的参考时钟和经过门控后的低速时钟，三者进行或运算得到第一输出时钟；

经过门控后的慢速时钟、经过门控后的参考时钟和经过门控后的中速时钟，三者进行或运算得到第二输出时钟；

经过门控后的慢速时钟、经过门控后的参考时钟和经过门控后的高速时钟，三者进行或运算得到第三输出时钟。

慢速时钟经慢速时钟切换子电路合成经过门控后的慢速时钟，具体为：

第一输入控制信号、参考时钟的门控使能信号、低速时钟的门控使能信号，三者做与非运算后得到慢速时钟的门控使能信号，慢速时钟的门控使能信号的非与慢速时钟做与运算合成经过门控后的慢速时钟。

参考时钟经慢速时钟切换子电路合成经过门控后的参考时钟，具体为：

第二输入控制信号、慢速时钟的门控使能信号、低速时钟的门控使能信号，三者做与非运算后得到的结果，再经过参考时钟两级D触发器同步后得到参考时钟的门控使能信号；参考时钟的门控使能信号的非与参考时钟做与运算合成经过门控后的参考时钟。

低速时钟经慢速时钟切换子电路合成经过门控后的低速时钟，具体为：

第三输入控制信号、参考时钟的门控使能信号、慢速时钟的门控使能信号，三者做与非运算后得到的结果，再经过低速时钟两级D触发器同步后得到第一中间信号，再经过一级D触发器同步后得到第二中间信号；然后经过中速时钟一级D触发器同步、高速时钟一级D触发器同步之后得到低速时钟的门控使能信号，第二中间信号、低速时钟的门控使能信号、低速时钟运算合成为经过门控后的低速时钟。

中速时钟经慢速时钟切换子电路合成经过门控后的中速时钟，具体为：