[发明专利]用于SOCFPGA的数据循环缓冲方法及装置、存储介质、终端

说明书

一种用于SOCFPGA的数据循环缓冲方法及装置、存储介质、终端，所述方法包括：按照数据写入顺序在n个缓冲中顺序写入数据，所述n为正整数并根据缓冲深度确定；根据最新写入位置和最后读取位置确定有效缓冲，所述有效缓冲为所述n个缓冲中存储有未被读取数据的缓冲；在读取数据时，自所述最后读取位置开始按照数据读取顺序依次读取所述有效缓冲中存储的数据，直至所述最新写入位置。通过本发明提供的方案能够有效提高系统的数据处理效率。

技术领域

本发明涉及数据处理技术领域，具体地涉及一种用于SOCFPGA的数据循环缓冲方法及装置、存储介质、终端。

背景技术

由于集成了处理器和现场可编程逻辑门阵列(Field Programmable Gate Array，简称FPGA)体系结构，较之传统器件，系统级芯片现场可编程逻辑门阵列(System on ChipFPGA，简称SOCFPGA)器件具有更高的集成度、更低的功耗、更小的电路板面积，以及处理器和FPGA之间带宽更大的通信等优点。

以可扩展处理平台(ZYNQ)为例，其是一种带系统级芯片增强型精简指令集计算机(Advanced RISC Machines，简称ARM)的FPGA解决方法。所述ZYNQ既能够拥有FPGA实时和并行的特性，又能在ARM上启动系统来提供丰富的功能。

其中，FPGA在该平台的数据采集中用于数据的高速采集和高速处理，其数据处理的速度可以达到纳秒(ns)级；ARM主要负责数据显示和数据分析，其数据处理的速度一般在毫秒(ms)级。

所以，FPGA和ARM之间的通信速度在很大程度上决定了SOCFPGA的系统处理数据的效率，而现有的解决方案均无法提供一种较合理的处理逻辑，无法有效解决FPGA和ARM的数据处理速度不匹配所导致的基于低配置可编程器件(例如低配置ZYNQ)的系统的数据处理效率受到影响的问题。

发明内容

本发明解决的技术问题是如何提高系统的数据处理效率。

为解决上述技术问题，本发明实施例提供一种用于SOCFPGA的数据循环缓冲方法，包括：按照数据写入顺序在n个缓冲中顺序写入数据，所述n为正整数并根据缓冲深度确定；根据最新写入位置和最后读取位置确定有效缓冲，所述有效缓冲为所述n个缓冲中存储有未被读取数据的缓冲；在读取数据时，自所述最后读取位置开始按照数据读取顺序依次读取所述有效缓冲中存储的数据，直至所述最新写入位置。

可选的，所述数据写入顺序与所述数据读取顺序的方向相同。

可选的，当第n个缓冲被写入数据后，从第1个缓冲开始继续写入数据。

可选的，当第n个缓冲中存储的数据被读取后，从第1个缓冲开始继续读取数据。

可选的，所述根据最新写入位置和最后读取位置确定有效缓冲包括：当所述最新写入位置等于所述最后读取位置，所述有效缓冲的数量为零。

可选的，所述根据最新写入位置和最后读取位置确定有效缓冲包括：以所述数据写入顺序为正方向，当所述最新写入位置大于所述最后读取位置时，所述有效缓冲为所述最后读取位置至所述最新写入位置之间的缓冲。

可选的，所述根据最新写入位置和最后读取位置确定有效缓冲包括：以所述数据写入顺序为正方向，当所述最新写入位置小于所述最后读取位置时，所述有效缓冲为所述最后读取位置至第n个缓冲，以及第1个缓冲至最新写入位置之间的缓冲。

可选的，所述n个缓冲连续的设置于同一缓冲区中；或者，所述n个缓冲分散设置于多个缓冲区，并通过组织结构顺序链接。