[发明专利]基于训练序列的FPGA多通道串行数据动态对齐方法

说明书

本发明公开了一种基于训练序列的FPGA多通道串行数据动态对齐方法。该方法具体如下：将各通道高速串行数据进行串行转并行操作；检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；对输出的并行数据进行滑位操作，进行字对齐；将各通道输出的并行数据进行相同延时，进行通道对齐。该方法通过以训练字为基准，实现了对FPGA多通道高速串行数据的动态对齐，主要包括位对齐、字节对齐和通道对齐。采用上述动态对齐的方法，使得多通道高速数据接收更灵活，能根据当前传输系统的物理状态，实时自动对各通道数据线和时钟线进行对齐操作，不断适应外部环境变化，保证了数据的可靠传输和接收，且可移植性好。

技术领域

本发明属于高速数字图像信号处理领域，具体涉及一种基于训练序列的FPGA多通道串行数据动态对齐方法。

背景技术

随着数字图像处理系统的分辨率越来越高，数据吞吐量越来越大，数据传输系统向着多通道和超高速传输方向发展。在多通道高速数字图像信号传输过程中，由于数据窗口的缩小、各通道不同的传输路径延迟和外部环境条件的变化(如温度)，造成了各通道的数据信号和时钟信号在FPGA的接收端不同步，即发生了位偏移、字偏移和通道偏移，从而影响了接收数字图像信号的可靠性和稳定性。且随着各通道数据传输速率的不断提高，数据在FPGA的接收端不同步的问题会越来越严重。

针对在接收端数据信号与时钟信号的偏移问题，目前较为常见的解决办法是采用静态相位调整技术(SPA)，该办法是通过匹配时钟线和数据线的长度，即在PCB走线上保持严格等长关系并加大各通道之间的走线间距以减小串扰，使得信号和时钟从发送端到接收端的延时相等，从而减小了各通道数据与时钟的偏移。但是，静态相位调整过程会耗费大量的劳动和时间，且其设定的静态参数只针对当前板卡的物理状态，不能及时适应外部环境条件的变化。同时，在一些特别的条件下，如PCB尺寸受限，导致严格的等长走线很难执行，各通道之间依然会存在偏移，这对于后端数字信号的处理是及其不利的，尤其是图像处理领域。综上所述，静态相位调整技术存在耗时长、限制多、可移植性差和易受外部环境干扰等不足，不能完全解决多通道数据传输偏移问题。

发明内容

本发明的目的在于提供一种高效稳定、限制少、可移植性强的基于训练序列的FPGA多通道高速串行数据动态对齐方法。

实现本发明目的的技术解决方案为：一种基于训练序列的FPGA多通道串行数据动态对齐方法，包括以下步骤：

步骤1、将各通道高速串行数据进行串行转并行操作；

步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；

步骤3、对输出的并行数据进行滑位操作，进行字对齐；

步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。

进一步地，步骤2中所述检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐，具体过程为：

步骤2-1、配置数据发送端持续输出训练序列，对各通道串行数据进行延时操作，延时单位小于当前位数据周期的十分之一，并记录延时单位个数；

步骤2-2、对步骤1输出的并行数据进行连续检测，若前一个数据与当前数据不同，则记录此时的延时单位个数cnt_delay1；

步骤2-3、在步骤2-2的基础上继续增加延时单位个数，直到检测出第二次连续两个数据不同时，记录此时的延时单位个数cnt_delay2；

步骤2-4、在步骤2-3的基础上，将各数据通道延时单位个数复位到0；

步骤2-5、将延时单位个数增加到cnt_delay_center，此时锁存时钟的锁存沿与数据通道的位数据中心对齐，实现了位对齐；其中，cnt_delay_center为(cnt_delay1+cnt_delay2)/2。